Transistor bipolaire parasite

Nous avons dit précédemment que le porte canal était maintenu en court-circuit avec la région de source par une métallisation commune en surface du composant. Ceci est réalisé afin de relier et de court-circuiter du mieux possible la base et l'émetteur du bipolaire vertical parasite qui est créé par l'empilement des régions : de la zone de tenue en tension de type N, du porte canal de type P et de la poche de source de type N. Nous pouvons donc ajouter au modèle du VD-MOSFET un transistor bipolaire vertical [ALKAYAL] entre ces trois régions. En effet, le court-circuit assurant la non mise en conduction de ce transistor parasite n'est pas parfait. Par conséquent, un courant se mettant à transiter à travers la capacité Source/Drain en raison d'une variation brutale de la différence de potentiel entre le Drain et la Source, traversera le porte canal. Le comportement électrique de celui-ci, tout comme ce fut le cas pour la zone de tenue en tension, peut-être modélisé par une résistance (Rpm). Nous pouvons ajouter à cette résistance Rpm, celle de la prise

de contact semi-conducteur/aluminium du N+ (Rnc) et P+ (Rpc), celle de la région de court-circuit P+ (Rpp). Le schéma suivant présente l'emplacement des divers éléments :

Figure 3-4: transistor bipolaire parasite d'une cellule VD-MOSFET

Nous pouvons donc dire que si un courant traverse les résistances, la tension totale à leurs bornes sera directement appliquée entre la borne base/émetteur du transistor bipolaire. Par conséquent, durant les phases de commutation, si la tension est trop importante, le transistor bipolaire se mettra en conduction et pourra perturber, et ralentir la commutation. Si cela est moins critique que dans une structure IGBT, nous devons néanmoins faire la modélisation de ces éléments afin d'assurer la non mise en conduction de ce transistor bipolaire. Ce travail de modélisation sera de toute façon tout à fait transférable à l'IGBT. Les résistances de contact (Rnc et Rpc) seront négligées de par le fait que les niveaux de dopage assurent un contact ohmique faible devant les résistances du semi-conducteur ; de plus leur surface est importante devant leur autre résistance. La résistance de la poche P+ (Rpp) est une résistance de matériau semi-conducteur. Par conséquent, elle est directement inversement proportionnelle au dopage. A la vue du rapport des dopants entre les zones P+ et P- et compte tenue de la géométrie des deux régions, seule la résistance de la région P- pincée (Rpm) sous la région de source pourra être prise en compte. Cette dernière sera donc régie par l'équation 8. Il faudra prendre soin que cette région P pincée présente un dopage non homogène, ce qui conduira à un calcul de résistance qui devra en tenir compte tout comme de l'effet du niveau de dopage sur la mobilité des porteurs. Il ne faut pas non plus négliger les "emprises" des zones de charges d'espace sur la région conductrice. En ce sens, nous savons que lorsque la tension varie entre les bornes drain et source, une zone de charge d'espace plus ou moins importante se crée aux jonctions P/N, porte canal/zone de tenue en tension et caisson de source/porte canal, voir figure suivante :

Figure 3-5: zones de charges d'espace

Nous constatons que les zones de charges espace vont réduire la zone de conduction du porte canal, ceci aura pour conséquence l'augmentation de la résistance lorsque la tension augmente. De plus, si nous considérons que le profil de concentration dans le porte canal de type gaussien et donc variable en fonction de la profondeur, l'équation 6 devient :

R= ^L

q._si.₀.µ .S.∫nxdx ⁽⁹⁾

De plus, la mobilité des porteurs étant aussi proportionnelle au dopage, l'équation devient :

R= ^L

q._si.₀.S.∫nx.µnxdx ⁽¹⁰⁾

Avec l'équation de la mobilité [COYAUD] : µn=52,2.exp0 n 









D'autres paramètres importants peuvent intervenir dans la modélisation comportementale du VD-MOSFET. Nous pouvons en particulier citer les effets liées à la température pour rester à l'échelle de la cellule. Nous pouvons aussi citer les effets induits par les amenées de courant et le profil de température à l'échelle d'une puce. Par manque de temps, nous n'avons pas poursuivi sur ces points qui restent importants pour garantir la bonne modélisation et plus tard le bon dimensionnement du composant de puissance.

Nous venons de présenter tous les éléments constituant notre modèle VD-MOSFET. Toutes les équations de ce modèle sont directement ou indirectement caractérisées par la géologie et la géographie de la structure. Par conséquent, le comportement du modèle sera dicté par les valeurs des paramètres de la géologie, ce qui implique que le concepteur aura à choisir ces valeurs du modèle afin de répondre à son cahier des charges. De plus, nous pouvons constater que nous avons modélisé le VD-MOSFET par des éléments équivalents d'électronique ayant un comportement proche du composant. Nous obtenons donc un schéma équivalent du VD-MOSFET :

Figure 3-6: schéma équivalent d'une cellule VD-MOSFET

Nous avons donc fait un découpage, en éléments simples, des divers phénomènes qui peuvent apparaître dans un VD-MOSFET. Maintenant, nous allons présenter comment mettre en œuvre la méthode de hiérarchisation présentée dans le chapitre précédant ainsi que les niveaux de finesse des différents éléments. Il est important de souligner que notre objectif n'était pas de refaire un modèle de composant de puissance, ni même de tenter de l'améliorer mais beaucoup plus d'en présenter les grands contours qui vont ensuite nous servir dans notre démarche de conception.