Génération du layout

Pour créer le jeu de masques de notre dispositif, nous allons commencer par rappeler la schématique finalement retenue.

Figure 4-28: schématique saisie dans Cadence lors des simulation

La figure 4-28 présente la schématique au niveau « composant » de notre système, afin de pouvoir observer les différents éléments que nous devons intégrer. Nous aurons donc :

• huit résistances

• dix transistors LD-MOSFET de type N

• le transistor VD-MOSFET principal de type N

Nous utiliserons la diode dite « body » du VD-MOSFET afin de réaliser la diode mise en anti-parallèle sur le transistor principal servant lors des phases de redressage et de court-circuit de source pendant le fonctionnement onduleur.

Le schéma électrique présenté est celui saisi dans Cadence pour réaliser les simulations de la partie précédente. Nous allons maintenant utiliser les fonctions « Layout XL » de Cadence pour générer le jeu de masques de notre dispositif. Après utilisation de celles-ci, nous obtenons le jeu de masques présenté sur la figure 4-29.

Figure 4-29: importation des composants avec l'outil « Layout XL » de Cadence

Nous pouvons constater que le nombre de composant est réduit. En effet, au moment de la rédaction de ce mémoire, seul les masques du VD-MOSFET et du LD-MOSFET sont disponibles. Ceci nous permet tout de même un gain de temps, car ce sont les composants comportant le plus de paramètres qui se trouvent automatiquement renseignés à l'aide de « Layout XL ».

Notons que l'automatisation de cette phase de transfert évite les erreurs de paramétrage mais aussi de connectique, ce qui est un plus lorsque les fonctions se complexifient.

Maintenant que nous avons les composants sur notre jeu de masques, nous pouvons les placer comme nous le souhaitons. Nous pouvons voir sur la figure 4-29 des trais blancs qui nous indiquent les connexions que nous devons réaliser. Ceci nous permet de faire un placement plus judicieux et un câblage plus sûr des

composants. La figure 4-30 présente le placement et le routage des transistors.

Figure 4-30: placement et routage des composants de l'émulateur

La figure de gauche présente le composant principal avec sa zone auxiliaire avec les divers LD-MOSFET placés et routés. La figure de droite présente une vue détaillée des inter-connexions entre les composants. Celles-ci sont possibles à l'aide de vias sur les pistes, réalisées à l'aide des niveaux de polysilicium et d'aluminium. En effet, nous avons eu recours à des vias (définies dans le fichier technologique « techfile »), constituées d'un carré de polysilicium, d'une ouverture contact et d'un carré d'aluminium. Ceci, nous permet de passer directement sous une connexion d'aluminium.

Les composants sont maintenant placés et routés. Toutefois, nous pouvons constater que la taille de la zone auxiliaire se révèle trop grande. Nous allons la réduire dans le masque pour qu'elle soit optimale via l'utilisation d'un paramètre du Pcell prévu à cet effet. Puis, nous réimporterons ce paramètre automatique vers la schématique, grâce à « Layout XL ». La réduction de la zone auxiliaire augmente celle de la zone active. De par ce fait, le masque adapte automatiquement le nombre de cellules. Nous obtenons donc un nombre supérieur de cellules. Etant donné que la largeur du canal est donné par la taille d'une cellule et leur nombre ; la valeur du canal du VD-MOSFET changera. Ainsi, nous devons refaire des simulations, pour nous assurer que le système continue de fonctionner. Pour cela, nous réimportons ce paramètre à l'aide de « Layout XL » vers la schématique et nous refaisons des simulations pour vérifier le bon fonctionnement du système.

Après avoir effectué le placement et le routage de tous les composants constituant notre dispositif et avoir validé les paramètres pouvant avoir changé suite aux simulations, nous allons vérifier si des erreurs ont été faites. Pour cela nous avons recours à la fonction DRC (Design Rules Check) de Cadence. Par celle-ci, nous avons réalisé un fichier décrivant toutes les règles que nous devons respecter pour que les étapes de fabrication se déroulent correctement.

Figure 4-31: vérification du jeu de masques par la fonction DRC

Les deux figures 4-31 présentent les résultats obtenus après vérification par le DRC. Nous pouvons voir sur celle de gauche que nous avons des erreurs. Celles-ci sont dues à une distance trop petite (4µm) entre deux aluminiums, comme nous l'indique le retour d'erreur sur la console (Alu to Alu spacing < 5) via la fenêtre grise sur le masque (trapèze gris). Nous devons donc modifier notre routage pour éliminer cette erreur. Le nouveau masque est présenté sur la figure de droite. Nous pouvons voir que l'erreur n'apparaît plus (ni dans la console ni sur le masque), après modification de la distance de 4µm à 5µm. Cependant, dans la console, nous pouvons voir la présence d'autres erreurs. Celles-ci sont dues à un non recouvrement d'une ouverture contact par de l'aluminium. Or, afin de faciliter la découpe des composants, nous avons prévu des « chemins » de découpe qui consistent à mettre le silicium à nu. Donc, pour dégager systématiquement le silicium, nous devons faire une ouverture aluminium et une ouverture contact. Ceci nous crée une erreur, mais « maîtrisée », car nous en connaissons la cause. Nous pouvons noter que ce cas particulier pourrait être programmé dans les règles de vérification du DRC, à l'aide d'une combinaison de niveaux de masques et des niveaux dérivés.

Nous obtenons donc maintenant le jeu de masques complet de notre système, et celui-ci ne comporte plus d'erreur. Maintenant, nous devrions réaliser les étapes d'extraction des parasites et conduire les simulations en prenant en compte ces derniers, pour vérifier le bon fonctionnement de notre système une fois intégré. Toutefois, ceci n'est pas actuellement réalisable, car nous n'avons pas eu le temps de le mettre en place.

Nous passons donc à la génération du fichier GDS que nous enverrons pour le tirage des masques sur verre, permettant ainsi la fabrication des dispositifs.