Techniques largement utilisées en microélectronique

Comme nous pouvons le constater, les contraintes mécaniques sont omniprésentes dans la

physique des semi-conducteurs, mais leur exploitation reste quelque chose de très récent en

technologie CMOS. La société Intel est la première entreprise qui a pu produire des transistors

MOSFETs contraints pour le nœud 90nm [Ghani 03]. Comme nous pouvons le voir sur la figure

I.9, ces contraintes ont des origines mécaniques très différentes. Dans le cas des transistors nMOS,

Chapitre I : La contrainte mécanique en microélectronique : un paramètre clé de l’amélioration des

performances

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une couche de nitrure SiN en tension est à l’origine de la contrainte dans le canal, tandis que le

canal est mis en compression par des S/D en SiGe dans le cas pMOS.

Dans la suite de ce paragraphe, nous donnons une liste des principales techniques

précédemment ou récemment utilisées dans les technologies CMOS. Notons que nous aurons

l’occasion d’évaluer aux chapitres III et IV certaines de ces méthodes par le biais de la simulation

TCAD.

I.3.1.1. Contraintes induites par les régions S/D

Parmi les plus anciennes méthodes pour introduire une contrainte contrôlée dans un

procédé CMOS et améliorer la mobilité des trous figure la méthode des S/D surélevés en SiGe

(figure I.9). L’objectif de cette technique consiste à contraindre localement le canal d’un transistor

pMOS via la relaxation de zones S/D intrinsèquement contraintes en compression. En raison de

la miniaturisation progressive des dispositifs microélectroniques, l’espacement entre la source et le

drain ne cesse de baisser. C’est la raison pour laquelle la concentration en Ge dans ces zones

épitaxiées augmente afin de conserver un niveau de contrainte bénéfique pour le transport des

porteurs [Kuhn 12] [Coquand 13a]. Ce point en particulier sera abordé pour le cas du FDSOI dans

le chapitre IV.

Figure I.10. Image TEM

illustrant l’intégration des S/D en SiC tensiles sur transistor nMOS [Ang 05].

A l’inverse, la présence d’un faible pourcentage de carbone (de l’ordre du pourcent) dans

les épitaxies surélevées des transistors nMOS, réduit considérablement le paramètre de maille de

ces couches, puisque le paramètre de maille du carbone est très faible par rapport à celui du silicium

(figure I.10). Ceci induit une tension dans ces zones, qui à son tour étire le canal [Ang 04] [Ang 05].

I.3.1.2. Couche contrainte d’arrêt à la gravure : CESL

Comme l’indique la figure I.9, une couche extrêmement contrainte (en nitrure SiN)

recouvre le transistor nMOS. Il s’agit d’un dépôt d’une couche d’arrêt de gravure des contacts,

notée CESL (= Contact Etch Stop Layer). La contrainte transférée dans le canal dépend de la

morphologie du dispositif. Plus les dimensions du dispositif sont petites et plus la contrainte

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transmise dans le canal est forte. Cette méthode peut être généralisée aux transistors pMOS, en

ajustant les paramètres du dépôt [Monfray 07] [Raymond 09]. Ce point sera abordé dans le chapitre

III.

Figure I.11. Simulation mécanique

TCAD d’un transistors MOS de longueur 100nm recouvert par une couche en nitrure en tension (1.55GPa) d’épaisseur 40nm, dont le canal est en silicium.

Pour illustrer le dépôt de la couche CESL, nous avons simulé via l’outil SProcess [Sentaurus

14] un transistor nMOS de longueur de grille L

égale à 100nm. Cette couche est déposée selon un

procédé dit "de multicouche". Le détail de cette simulation sera fourni ultérieurement dans le

chapitre III. Comme présenté sur la figure I.11, une couche de nitrure en tension d’environ 1.5GPa,

déposée sur un transistor nMOS d’épaisseur 40nm, permet d’introduire une contrainte de l’ordre

de 400MPa dans le canal. Cela améliorera sans doute le transport des électrons dans cette

architecture. De plus, il est nécessaire de souligner que cette contrainte dépend également de

l’épaisseur du nitrure. Plus elle est élevée, plus la contrainte induite dans le canal est forte.

I.3.1.3. Substrat contraint

Comme nous l’avons détaillé précédemment l’utilisation d’un substrat contraint est la

première solution évidente pour introduire de la contrainte mécanique. Nous aborderons plus loin

une nouvelle approche reposant sur le fluage de l’oxyde enterré (BOX = Buried Oxide) et le transfert

d’une contrainte résiduelle dans une couche de nitrure SiN (fortement contrainte) vers le canal

pendant un recuit à haute température [Bonnevialle 15a] [Bonnevialle 15b].

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Figure I.12. Exemple

illustrant une architecture à canal SiGe compressif (c-SiGe) sur substrat en silicium.

D’un point de vue procédé, différents alliages ont été utilisés en salle blanche pour obtenir

des substrats contraints. Par exemple, la croissance d’une couche en SiGe sur un substrat en

silicium, permet d’obtenir un film en compression (figure I.12), dont l’état de contrainte dépend de

la concentration en germanium. La couche formée sera donc favorable pour les transistors pMOS.

Notons que ces différentes méthodes s’appliquent aussi bien sur des substrats SOI que sur des

substrats massifs en silicium.

Pour obtenir un film SOI mince en tension, on utilise une technique de report de couches

(figure I.13). La première étape consiste à déposer une couche en silicium sur un substrat relaxé en

SiGe. La couche de silicium obtenue est alors en tension. Puis, un second substrat composé de

silicium recouvert d’une couche de SiO

est collé au premier substrat par voie moléculaire. Il a été

démontré que cette étape n’engendre aucune relaxation dans la couche de silicium contraint

[Andrieu 05a]. Enfin, le substrat présenté dans la première étape est retiré, par exemple par la

méthode SmartCut

[Ghyselen 04]. La couche de SiGe restante est ensuite retirée par attaque

chimique sélective et le résultat final correspond à un silicium en tension sur isolant (sSOI). Ce type

de substrat sera plus amplement étudié dans le chapitre III.

Figure I.13. Schéma illustratif des différentes étapes permettant d’obtenir un substrat sSOI en tension : (1) Réalisation

de la couche de Si contrainte par croissance sur un substrat de SiGe relaxé. (2) Collage du wafer obtenu par la première méthode avec un wafer composé d’un substrat de silicium et d’une couche d’oxyde. (3) Retrait du substrat de silicium et de la couche de SiGe.

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I.3.2. Techniques alternatives récemment intégrées en procédé