Synthèse du standard à 1,8 GHz 1. Etude temporelle

Afin de synthétiser cette fréquence, nous avons programmé les valeurs des compteurs de telle sorte que l’ordre de multiplication de la boucle soit égal à 36 (= 1800/50). Comme nous avons pris deux valeurs égales pour les compteurs alors, comme indiqué au paragraphe 3.2.1.1, la valeur placée en entrée des compteurs doit être de 16. Ainsi seul le bit correspondant à 2⁴ est mis à un.

La figure 3-33 présente l’évolution de la tension de contrôle lors de la simulation.

Vctrl 920 mV 900 mV 880 mV 860 mV 840 mV 820 mV 800 mV 780 mV 760 mV 0 1 µs 2 µs 3 µs 4 µs 5 µs Temps

Figure 3-33 : Evolution de la tension de contrôle.

Pour des raisons de temps de simulation, nous avons imposé une condition initiale à cette tension (égale à 900 mV à l’instant t = 0 s). Cette tension converge vers la valeur finale pour laquelle la fréquence de sortie est égale à 1,8 GHz. Nous pouvons noter que la convergence vers la valeur finale s’effectue sans dépassement ni oscillation autour de celle-ci, ce qui confirme la stabilité de la boucle.

La figure 3-34 présente les chronogrammes des signaux de sortie de l’oscillateur et du signal de sortie de la DLL. Le signal Commut donne la priorité à la sommation pour une voie par rapport à l’autre. Dans cette figure, quand Commut est au niveau haut, le signal Clkosc2 est placé en sortie du bloc de sommation. Quand Commut est au niveau bas, Clkosc1 est placé en sortie du bloc de sommation.

Clkref Clkret1 Clkret2 Commut I 1,3 V 800 mV 300 mV 0 1,3 V 800 mV 300 mV 0 1,3 V 800 mV 300 mV 0 1,3 V 800 mV 300 mV 0 1,3 V 800 mV 300 mV 0 100 ns 110 ns 120 ns 130 ns Temps

Figure 3-34 : Chronogrammes des signaux de sortie des blocs oscillateurs et de la DLL complète.

La boucle à verrouillage de délai factorisée fournit deux signaux en quadrature de phase l’un par rapport à l’autre. La figure 3-35 présente les formes d’onde des ces deux signaux. I Q 1,1 V 900 mV 700 mV 500 mV 300 mV 100 mV 0 1,1 V 900 mV 700 mV 500 mV 300 mV 100 mV 0 8,7 ns 8,9 ns 9,1 ns 9,3 ns 9,5 ns 9,7 ns 9,9 ns 10,1 ns Temps

Figure 3-35 : Formes d’onde des signaux de sortie.

Le système synthétise donc le standard voulu, à savoir le DCS 1800 MHz. Nous pouvons maintenant nous intéresser à la consommation du système. La figure 3-36 présente la répartition de la consommation en fonction de chaque bloc.

2% 1% 30% 30% 7% 30%

Circuits tampon en entrée (4,6 mA) Asservissement (3,4 mA)

Oscillateur 1 ( 71 mA) Oscillateur 2 ( 71 mA) Sortie ( 16,4 mA)

Circuits tampon en sortie ( 70,3 mA)

Figure 3-36 : Répartition de la consommation de chaque bloc.

La consommation totale de courant du circuit, sous une alimentation de 1,2 volts, est de 236,7 mA, soit une puissance dissipée de 284 mW. La consommation de ce circuit est principalement due à trois blocs : d’une part, le circuit tampon de mise en forme des signaux de sortie, d’autre part les deux blocs « Oscillateur ». La consommation élevée de courant de ces deux blocs est un choix de notre part qui se justifie pour deux raisons. Tout d’abord, le bruit de phase d’un oscillateur en anneau diminuant avec sa consommation de courant, nous avons donc augmenté celle-ci. Ensuite, afin de prendre une marge de sécurité importante dans le cadre des conditions de simulations (absence de modèles SOI, absence de logiciel d’extraction de parasites) nous avons travaillé avec de plus grandes consommations. En conclusion, même si la consommation totale du circuit est de fait élevée, elle peut être réellement diminuée en réduisant celle de l’élément à retard contrôlable. En effet, en ce qui concerne les blocs « Oscillateur », le principal consommateur de courant est l’opérateur à retard contrôlable. La figure 3-37 présente la répartition des consommations de courant au sein d’un bloc «Oscillateur ». Nous pouvons nous apercevoir que 90% de la consommation de courant est due à l’élément à retard contrôlable.

2% _8%

90%

Commande de l'oscillateur (1,4 mA) Compteur ( 6 mA)

Elément de retard (63,6 mA)

Figure 3-37 : Répartition des consommations de courant au sein du bloc Oscillateur.

5.2.2. Etude fréquentielle

La figure 3-38 présente le spectre du signal de sortie du circuit. Dans ce spectre, nous pouvons observer que prédominent la raie fondamentale à 1,8 GHz, ainsi que celles plus faibles, des harmoniques de rang impair. Les harmoniques de rang pair sont présentés car, à de telles fréquences, la forme du signal tend vers celle d’une sinusoïde. Mais, le caractère carré de la forme du signal atténue néanmoins ces harmoniques d’un facteur proche de 20 dB par rapport à la raie fondamentale. Nous pouvons également noter que les raies parasites structurelles, à un écart de fréquence de la porteuse égal à la fréquence de référence, ainsi que ses harmoniques, sont atténuées d’un facteur d’environ 35 dB.

Spectre du signal de sortie (dBm) 30 20 10 0 -10 -20 -30 -40 -50 0 2 G 4 G 6 G 8 G 10 G 12 G 14 G Fréquence (Hz)

Figure 3-38 : Spectre du signal de sortie.

Le standard de fréquence le plus faible ayant été étudié, nous pouvons désormais nous préoccuper du standard de fréquence le plus élevé à 5,8 GHz.

5.3. Synthèse du standard à 5,8 GHz.

5.3.1. Etude temporelle

Afin de synthétiser cette fréquence, nous avons de nouveau programmé les valeurs des compteurs de telle sorte que l’ordre de multiplication de la boucle soit égal à 116 (=5800/50). Comme nous prenons deux valeurs égales pour les compteurs alors la valeur placée en entrée des compteurs est 27. Ainsi seuls les bits correspondant aux poids 2⁴, 2³, 2¹ et 2⁰ sont mis à un. Le système se verrouille. La convergence de la tension de contrôle s’effectue sans dépassement ni oscillation autour de sa valeur finale, comme illustré à la figure 3-33. Seule la valeur finale diffère de celle de la simulation précédente. Nous pouvons alors observer le chronogramme du signal de sortie illustré à la figure 3-39. En effet, pour cette valeur, la sortie utilisée est celle de même fréquence que celle des blocs « Oscillateur » (cf. 4-1).

Signal de sortie 1,1 V 900 mV 700 mV 500 mV 300 mV 100 mV 0 597 ns 597,1 ns 597,2 ns 597,3 ns Temps 597,4 ns 597,5 ns 597,6 ns 597,7 ns

La consommation du système est plus élevée que précédemment, ce qui est dû à l’augmentation de la fréquence de travail. La figure 3-40 donne la répartition de la consommation de courant pour chaque bloc constitutif de la DLL.

1% 7% 34% 33% 1% 24% Asservissement (3,4mA) Sortie (26 mA) Oscillateur 1 (126 mA) 0scilllateur 2 (126 mA)

Circuits tampon d'entrée (4,6 mA) Circuit tampon de sortie (91,5 mA)

Figure 3-40 : Répartition de la consommation de courant totale du circuit.

La répartition de la consommation de courant est du même ordre que celle étudiée à la figure 3-36, distribuée principalement entre les blocs « Oscillateur » et le bloc de mise en forme des signaux de sortie. L’augmentation principale de la consommation se situe essentiellement au niveau des blocs « Oscillateur » et notamment au niveau de la consommation de l’élément à retard. La répartition de la consommation au sein de ce dernier est la même que celle de la figure 3-37.

5.3.2. Etude fréquentielle

La courbe 3-41 présente le spectre du signal de sortie du circuit à une fréquence de 5,8 GHz.

Spectre du signal de sortie (dBm) 30 20 10 0 -10 -20 -30 -40 0 10 G 20 G 30 G 40 G 50 G Fréquence (Hz)

Figure 3-41 : Spectre du signal de sortie à 5,8 GHz.

Ce spectre contient la raie fondamentale à 5,8 GHz ainsi que les premières raies harmoniques d’ordre impair. Comme lors de l’étude de la figure 3-38, nous notons la présence de la raie harmonique d’ordre pair avec une atténuation de celle-ci par rapport à la raie fondamentale d’une valeur d’environ 15 dB. Les raies parasites structurelles à un écart de la

raie fondamentale égal à la fréquence de référence, sont atténuées par rapport à celle-ci d’un facteur légèrement supérieur à 30 dB.

Le système est donc capable de générer des signaux de sortie dont la fréquence varie dans la gamme comprise entre 2 et 6 GHz. Pour balayer cette gamme, il suffit de changer la valeur des compteurs. Etudions maintenant la réponse du système à un changement de standard.