Synthèse de fréquence

[ ]

θ

a.cos

1

.

A

V

2.

10.log

LOR ^













+

=

Ainsi, un déséquilibre en gain sur la voie Q de 20% et un déphasage de 5° entrainent un IRR de -17.6dB. Les performances actuelles des mélangeurs sont autour des -50dB. Nous verrons dans la

partie dédiée aux architecture numériques qu’il existe des solutions permettant de réaliser la conversion numérique-analogique et la transposition dans un même sous bloc.

II.2.3. Synthèse de fréquence

Dans tout étage de transposition il est nécessaire d’avoir une fréquence porteuse stable et précise avec un minimum de bruit. Il alors est impératif de concevoir un étage de synthèse de fréquence stable et flexible pour garantir la reconfigurabilité et les performances spectrales. C’est un des blocs les plus sensibles lors de la prise en compte des contraintes spectrales du fait qu’il se trouve en amont de l’amplification et que le bruit de phase multiplie directement l’information émise. La structure de base est une boucle à verrouillage de phase (PLL) , comme illustré sur la figure ci après.

Fig. 23.Illustration d’une PLL

Pour réaliser la transposition de fréquence, le synthétiseur de fréquence doit fournir tous les signaux de porteuse (fc) nécessaires dans une gamme de fréquences définie par le standard avec un espacement des canaux appropriés. La synthèse de fréquence sera principalement contrainte par la pureté spectrale du signal (blocage des signaux interférants, bruit de phase, fréquences parasites), par la rapidité d’établissement d’une porteuse à l’autre et enfin par la plage d’accord en fréquence porteuse et en largeur de bande. La qualité d'un signal généré par un synthétiseur de fréquence détermine souvent la performance globale d'un système de communication sans fil car il peut dégrader considérablement le BER et augmenter l'interférence entre les canaux adjacents. La pureté spectrale est généralement évaluée par des mesures de bruit de phase et de niveau de remontés spectrales « spurs ». Une pureté du signal très élevée et un faible bruit de phase sont nécessaires dans les systèmes basés sur l’OFDM, avec le risque de perdre la caractéristique d’orthogonalité des fréquences.

Fig. 24.Impact de la synthèse sur le spectre

Le bruit de phase est dû au bruit en 1/f, au bruit thermique et au bruit de grenaille. C’est un bruit basse fréquence qui se mélange autour de la porteuse. De même un léger décalage de la phase dans la boucle peut faire apparaitre une augmentation du plancher de bruit par la création d’une fréquence parasite (fm) basse fréquence qui se mélange et se trouve proche de la porteuse. Des tons parasites peuvent aussi se former si l’on ne choisit pas de façon optimale le rapport entre fréquence de référence et fréquence de comparaison, la largeur de bande et l’ordre de la boucle (voir figure 24).

Ces contraintes spectrales sont considérées comme statiques mais il existe des contraintes dynamiques comme le temps d’établissement d’un canal à un autre, ou d’un standard à un autre. Pour cela, il faut garantir une résolution minimum qui correspond au pas entre deux canaux (pire cas GSM). A titre d’exemple, dans le cas du GSM il faut adresser deux grandes plage d’accord (880-960 MHz et 1710-1880MHz) avec une résolution de 200KHz une bande de 200kHz, et un temps d’établissement de 577 s ou 150 s pour le GPRS et cela en garantissant au moins -121dBc/Hz de bruit de phase à 600kHz de la porteuse.

Pour cela il existe principalement quatre techniques de synthèse :

• PLL à boucle entière

La PLL à boucle entière est composée d’un détecteur de phase, d’un filtre de boucle, d’un VCO et d’un diviseur entier. La fréquence de sortie fout est déterminée par une fréquence de comparaison et un facteur de division N entier. Cette Elle présente pour avantage d’être simple à implémenter. Cependant elle présente de nombreux inconvénients tels qu’un temps d’établissement important du fait que la bande passante de la boucle ne dépasse pas 10% de la fréquence de comparaison, un bruit de phase élevé [Valenta, 2008] ainsi qu’une résolution limitée par la division entière.

• PLL à boucle fractionnaire

La PLL à boucle fractionnaire introduite par [Brevet 3928813, 1974] est composée d’une estimation de la phase par un DAC [Keliu, 2005], d’une mise en forme du bruit par modulateur Sigma-Delta et d’un diviseur fractionnel. La boucle fractionnaire présente l’avantage d’avoir un temps d’établissement plus court que la boucle entière, un bruit de phase plus faible, une résolution plus importante ainsi qu’une flexibilité en fréquence [Roger, 2005]. Par contre cela entraine une implémentation assez complexe et consommante. Le bruit de quantification du Sigma-Delta devra en outre être filtré ainsi que les fréquences parasites fractionnaires par un filtre externe.

• PLL en mode Hybride

Il existe aussi des solutions hybrides [Valenta, 2010,2011] qui tirent avantage des deux boucles précédentes. Le principe est d’utiliser dans la phase rapide d’établissement la boucle fractionnaire pour ensuite commuter sur une boucle entière. Ainsi on optimise la vitesse d’établissement et la résolution, puis on passe sur la boucle entière pour optimiser la consommation et les fréquences parasites.

Fig. 25.PLL Hybride proposée par [Valenta, 2011]

• PLL toute numérique

Enfin la PLL toute numérique ou « ADPLL » se compose d’un convertisseur TDC (Time to Digital Convertor) qui contrôle un DCO (VCO numérique). L’intérêt est un fort degré d’intégration dans les architectures CMOS numérique actuelles [Syllaios, 2007][Staszewski, 2005], une reconfigurabilité très forte et une faible consommation aux basses fréquences. Cependant il existe un bruit de quantification dû au TDC ainsi qu’un fort compromis entre la résolution du TDC et les parasites proche de la porteuse. Nous développerons par la suite dans le chapitre 3 la PLL numérique.