2.1 Structure d’un circuit intégré
De manière générale, les techniques d'injection de faute(s) s'appuient sur des phé- nomènes physiques pouvant être mis en œuvre dans les CIs à l'aide de dispositifs exté- rieurs à ces derniers. Par exemple, les injections laser exploitent l'apparition de photo- courants dans les jonctions PN polarisées en inverse. Contrairement aux injections laser, la compréhension des phénomènes conduisant à l'apparition de faute(s) au sein des CIs soumis à des EMFIs est plus obscure. Toutefois, la physique nous indique que ces effets sont probablement liés à l'induction électromagnétique. Ce phénomène génère des forces électromotrices (fem) et des courants qui, si induits au sein de CIs, pourraient expliquer l'apparition de faute(s), comme expliqué dans la section 1.3.2.
Afin de pouvoir appréhender comment le phénomène de l'induction EM pourrait perturber le fonctionnement des circuits, il est nécessaire d'avoir de bonnes connais- sances de la structure des CIs et de leur topologie. Les prochains paragraphes décrivent quelques caractéristiques clés de la structure des CIs.
2.1.1 Les différents niveaux de métallisation
Les circuits intégrés modernes peuvent être perçus, dans leur grande majorité, comme un dépôt d'un très grand nombre de transistors MOS, interconnectés entre eux, sur un substrat silicium. On parle en général de technologie CMOS. Comme le montre la Figure 2.1, cette technologie permet de déposer des couches très fines de matériaux semi- conducteurs, conducteurs et isolants sur un substrat semi-conducteur.
Le terme FEOL (Front-End-of-Line) désigne les premières étapes de fabrication des CIs permettant le dépôt des transistors MOS sur le substrat silicium. Par abus de lan- gage, il désigne également la partie active des CIs. Celle-ci inclut les puits N et P pour la fabrication des transistors, l'oxyde mince et le polysilicium permettant de réaliser les ca- pacités MOS des transistors ou des capacités de découplage.
Par complément, le terme BEOL désigne le reste des étapes de fabrication des CIs. Celles-ci consistent en des dépôts successifs de matériaux conducteurs et isolants permet- tant d'interconnecter les transistors entre eux mais également de les alimenter. Les iso- lants séparent les interconnexions et les vias qui sont généralement en aluminium (Al), cuivre (Cu) ou encore tungstène (W). Le nombre de couches métalliques ne cesse d'aug- menter, et peuvent atteindre jusqu’à 15 couches avec l'évolution de la technologie CMOS.
Les couches les plus basses sont essentiellement dédiées au routage des signaux logiques entre les portes logiques et au signal d'horloge. D'autres couches, généralement
Chapitre 2 : Modélisation de l’impact de l’EMFI sur l’alimentation d’un circuit intégré
les plus hautes (Métal 4, Métal 5 ou plus) et la plus basse (Métal1), sont essentiellement utilisées pour alimenter les transistors.
L'observation des lignes d'interconnexions (Figure 2.2) montre que les rails con- nectant les portes logiques entre elles sont rectilignes et que leur placement peut sembler « désordonnés ». Au contraire, l’observation des lignes dédiées à l'alimentation (Figure 2.3) des transistors met en évidence une organisation très rigoureuse. En effet, les portes logiques standards sont alimentées par des pistes en Métal1 (de largeur ~0,15µm en tech- nologie 40nm) parallèles uniformément séparées les unes des autres. Toutes ces pistes sont elles-mêmes connectées aux rails en métal supérieur également parallèles entre eux et uniformément espacés. Ces pistes ont une largeur nettement plus importante (~1µm en technologie 40nm).
2.1 Structure d’un circuit intégré
2.1.2 Layout d’un circuit
Le layout d'un circuit constitue son plan de fabrication. Il est obtenu après le pla- cement et le routage de ses différents éléments constitutifs. Les portes logiques sont dites standards car elles sont conçues selon certaines règles qui stipulent qu'elles ont toutes la même hauteur ou encore que leur longueur soit un multiple. Ces règles facilitent les étapes de placement routage et permettent de réduire les temps de mise sur le marché. C'est ce qui explique la régularité du réseau d'alimentation mais également de la Figure 2.3 montrant un morceau de layout. On y distingue, comme évoqué précédemment, la dis- tribution de l'alimentation et les rangées de cellules logiques délimitées par les pistes de Métal1 (en bleu). Ces dernières alimentent les portes logiques et donnent un aspect ma- triciel à la figure.
Figure 2.2 – Morceau de layout montrant les interconnexions, d’un niveau de Métal bas, entre les cellules.
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Figure 2.3 – Morceau de layout d'un circuit montrant l'aspect matriciel du placement des cellules lo- giques et la régularité du réseau d'alimentation.
Une porte logique standard réalise une fonction logique simple. Elle est constituée d'un réseau de transistors N lithographiés dans des puits P (Pwells) et d'un réseau de transistors P implantés dans des puits N (Nwells). Comme illustré sur la Figure 2.4, ces puits forment des bandes parallèles de substrat, dopées N ou P selon le cas, qui s’entrela- cent parallèlement aux pistes de Métal1 fournissant de manière alternée l'alimentation Vdd ou la masse Gnd. Les substrats des transistors N et P devant être polarisés respecti- vement à Vdd ou Gnd, ces puits sont connectés aux pistes de Métal1 par des prises subs- trat communément appelées 'Tap'.
Il existe deux manières de polariser les puits N et P. La méthode classique est ap- pelée 'Tap In'. Elle est illustrée sur la Figure 2.4.b et consiste à prévoir dans le layout de chaque cellule des prises de polarisation N et P pour polariser les substrats.
Figure 2.4 - Disposition des puits Nwells et Pwells ainsi que des prises de polarisation selon l'ap- proche standard cell choisie : (a) Tap Out et (b) Tap In.