Proposition d’une méthodologie pour la réalisation de circuits hybrides complexes . 25

La méthodologie de conception de circuits hybrides proposée ici est basée sur deux constatations. Premièrement, comme on a pu le voir dans la partie 2.1.3, les SETs pull-down peuvent avoir un gain supérieur à 1, contrairement aux SETs pull-up. Il semble donc judicieux d’utiliser préférentiellement des SETs pull-down. Deuxièmement, au vu des tensions d’activation des SETs, il est préférable d’employer un MOS afin d’amplifier le signal, et de charger les grilles des SET. Tout ceci aboutit à un type de design de type domino (domino type

logic) (Uchida et al., 1999).

Les différents éléments constituant cette architecture (Figure 2-14) sont décrits ci-dessous :

• Utilisation uniquement de SETs pull-down dans les arbres logiques

• L’arbre logique SET implémente les opérations logiques. Il est par exemple possible de réaliser une porte ET avec deux SETs en cascades, une porte OU avec deux dispositifs en parallèle, … L’utilisation d’entrées complémentaire permet la mise en place de toute opération logique. Il faut noter que la tension de sortie de cet arbre logique varie entre la tension d’alimentation et la masse, car seuls des SETs pull-down sont présents.

• Les horloges sont réalisées à l’aide d’un SET pull down, pour celle connectée à la masse, et d’un SET pull-up (l’horloge est alors inversée), ou d’un pMOS, pour celle connectée à la source de tension. Elles permettent une opération cyclique du circuit, lui faisant subir des périodes de précharge et de décharge. Lors de la période de précharge, les dispositifs pull-up et pull-down sont respectivement activés et désactivés. Cela permet la charge de la capacité quelle que soit l’entrée imposée à l’arbre logique. Puis lors de la décharge, les dispositifs de contrôle d’horloge pull-up et pull down sont cette fois respectivement désactivés et activés. Suivant l’état de l’arbre logique, la capacité est déchargée ou non.

• Finalement, la tension de sortie est amplifiée afin que son amplitude soit suffisante pour l’activation d’un SET. Elle servira d’entrée pour l’arbre SET suivant.

Figure 2-14 Schématisation de la logique type domino à base de SETs

Cette cellule logique est similaire à ce qui avait été accompli pour le CMOS, à la différence près que l’arbre logique est constitué de SETs, que sa tension d’alimentation est plus faible, et que l’utilisation d’un amplificateur est obligatoire pour pouvoir produire une sortie capable de contrôler les SETs des arbres suivants.

L’avantage de ce type d’architecture est la simplicité de sa conception et de son application. Elle permet en effet la mise en place des briques élémentaires nécessaires à l’établissement de tout type de fonction arithmétique. Mais, si son utilisation systématique des MOS assure une bonne transmission du signal, les capacités de charge de ces derniers limiteront la fréquence de fonctionnement du circuit.

2.2.3 Exemples de circuits hybrides

Quelques fonctions simples réalisées à l’aide de circuits hybrides SET-CMOS vont être présentées ici. La liste est non-exhaustive, mais couvre les principaux types de circuits envisagés. On présentera tout d’abord la porte universelle, un des circuits hybrides les plus basiques (1 SET et 1 MOS), et son application au cas de circuits à logique multi-valuée, basée sur l’utilisation du caractère périodique des oscillations de Coulomb. Nous passerons ensuite à un circuit XOR à quatre entrées basé sur le design présenté en 2.2.2, puis au stockage de l’information par les SETs grâce à une mémoire SRAM. Nous finirons par une présentation d’un circuit logique reconfigurable.

La porte universelle est un circuit logique hybride basique comprenant un SET et un MOS en série, alimenté par une source de courant. L’utilisation du MOSFET permet le fonctionnement du SET à une tension V_ds autorisant les oscillations de Coulomb. L’avantage de ce circuit est sa grande simplicité de réalisation. Il permet une amplification importante des oscillations du SET par le MOS, ce qui rend possible la transmission du signal à d’autres éléments logiques, ou tout simplement, dans le cas de démonstrateurs expérimentaux basiques : facilite leur observation lors des caractérisations.

Figure 2-15 Schématisation de la porte universelle réalisée à base d'un SET, d'un MOS, et d'une source de courant I0 (a). Caractéristiques correspondantes I_d(V_in) (b) et V_out(V_in) (c). (Inokawa et al., 2001)

Le circuit logique multi-valué présenté dans la partie 2.2.1 correspond à une utilisation de la porte universelle. Le fonctionnement même du circuit repose sur l’emploi d’un pont diviseur de tension, et du caractère périodique du blocage de Coulomb. L’avantage de ce type de circuit est le nombre extrêmement réduit de transistors requis.

Figure 2-16 Schématisation du circuit hybride SET-MOS multi-valué (Inokawa et al., 2004).

Le circuit XOR à quatre entrées illustre une application possible du design de circuit logique domino présenté en 2.2.2. On y retrouve ainsi les principaux éléments : contrôles d’horloge (réalisés ici à base de SETs), arbre logique uniquement composé de SETs, et amplificateurs CMOS, amplifiant le signal de sortie pour qu’il soit transmis à l’arbre logique suivant.

Figure 2-17 Schématisation d'une porte logique hybride XOR à quatre entrées (a), et de son diagramme temporel (b) (Uchida et al., 1999)

Les SETs permettant la mise en place d’architectures équivalentes à celles des MOS, il est donc possible de créer des circuits mémoire SRAM à base de SETs. L’avantage de ces circuits, comme on peut le voir dans la Figure 2-17 (b) est leur consommation extrêmement faible, même comparée à des CMOS 28nm. Le rôle de l’hybridisation avec la technologie MOS sera ici de redresser le signal. La fréquence d’utilisation de ces éléments CMOS, et donc la consommation réelle du dispositif mémoire, sera ainsi dépendante de la qualité des dispositifs fabriqués et de leur température d’utilisation. Mais la consommation globale devrait néanmoins rester bien inférieure aux circuits CMOS classiques, et ainsi, autoriser la création de circuits mémoires très basse consommation.

Figure 2-18 Figures tirées de Bounouar et al. 2012, avec la schématisation d'une cellule mémoire SRAM 1-bit (a), et tableau de consommation correspondant pour des technologies CMOS 65nm et 28nm, et pour des SETs (b). Application au cas d'un circuit hybride (c).

Enfin, l’utilisation du caractère périodique des oscillations de Coulomb, ainsi que d’une architecture multi-grille permet l’obtention de circuits logiques reconfigurables. Une tension de contrôle est utilisée pour passer d’un type de logique à l’autre.

Figure 2-19 Schématisation d'une architecture hybride d'une logique reconfigurable. La tension de contrôle (Vctl) permet d'obtenir une porte NAND ou une porte NOR (Sui et al., 2010).