CHAPITRE I : LES CELLULES MÉMOIRES DYNAMIQUES
I.4. Pourquoi l’architecture A2RAM comme 1T − DRAM
I.4.1.
Mémoire Z-RAM
L’une des premières architectures de mémoire 1T-DRAM est la Z-RAM (Z pour «zéro capacité ») [Okhonin 01]. Son architecture est similaire à un transistor MOSFET PDSOI, et les mécanismes de programmation de l’information sont l’ionisation par impact pour l’état ‘1’, et les diodes en direct pour l’état ‘0’. L’inconvénient avec cette mémoire est le fait d’avoir une fenêtre de programmation très faible : I1/I0 ≈ 2 comme on peut le voir sur la figure 1.26. Pour pouvoir améliorer sa fenêtre mémoire, la ZRAM2 (ZRAM seconde génération) a été proposé [Okhonin 07]. La différence avec l’architecture ZRAM se trouve uniquement au niveau de la programmation de l’état ‘1’ qui se fait grâce à l’activation du transistor bipolaire intrinsèque à la cellule mémoire. Cependant, lorsque l’on réduit la longueur de la grille de la cellule ZRAM, pour garder le contrôle électrostatique sur le canal il faut réduire l’épaisseur du film de silicium. Dans cette condition, l’épaisseur du substrat flottant sera faible y compris la quantité de charge pouvant être stockée ; ceci a pour conséquence une forte diminution de la fenêtre de programmation. C’est pour cette raison que des nouvelles cellules 1T-DRAM sur substrat SOI à film mince ou FDSOI ont vues le jour.
Figure 1.26 : Courant de drain en fonction du temps extrait de mesure électrique d’une cellule ZRAM avec Lg = O.5 µm, W=25 µm [Okhonin 01].
I.4.2.
Architecture mémoire 1T − DRAM de type FDSOI
I.4.2.1.
Architecture mémoire MSDRAM
La cellule MSDRAM a été proposée par [Bawedin 05], [Bawedin 06]. Elle est similaire à un transistor FDSOI (figure 1.18). Grâce à la possibilité d’avoir une prise de contact en dessous du BOX, l’effet mémoire est induit par le couplage capacitif entre les grilles face avant (VG1) et
arrière (VG2). La programmation de l’état ‘1’ se fait par la génération de la charge par effet
tunnel bande à bande. Pour l’état ‘0’, on utilise le couplage dynamique entre les grilles face avant et arrière pour évacuer la charge stockée dans le film de silicium. La lecture est effectuée en utilisant la tension de la grille face arrière (VG2) pour activer le canal arrière :
Id (µA /µm ) Temps (s) I1/I0 ≈ 2
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lorsque l’on a stocké l’état ‘1’ il y’aura un courant dans le canal d’inversion en face arrière, sinon le canal ne s’active pas et on lira l’état ‘0.
Figure 1.27 : Cellule mémoire MSDRAM.
Comme pour toutes architectures 1T − DRAM, pour augmenter la densité d’intégration de la MSDRAM il faut réduire la longueur de la grille, donc l’épaisseur du film de silicium afin de garder le contrôle électrostatique. Cependant, pour les architectures mémoires à double grille comme la MSDRAM, on est limité par le phénomène de super-couplage ou ‘Super- coupling’ [Eminente 07]. Le super-couplage signifie l’impossibilité d’avoir simultanément dans un film de silicium des porteurs majoritaires (couche d’accumulation) et des porteurs minoritaires (couche d’inversion). Ce qui est le cas avec la MSDRAM, car les trous stockés forment la couche d’accumulation, et le courant lu en face arrière est dû aux porteurs minoritaires de la couche d’inversion. [Eminente 07 ] donne l’expression de la valeur approximative de l’épaisseur du film de silicium limite Tsi* en dessous de laquelle le ‘Super- coupling’ apparait : Tsi* = kBTεSi qCox(VG1-VG2)ln NbodyCoxCBox(VG1-VG2) qεSini2 (1.4)
où kB est la constante de Boltzman, T la température, εSi la permittivité du silicium, Nbody le
dopage du film de silicium, Cox et Cbox les capacités de l’oxyde de grille de la face avant et
arrière respectivement, q la charge élémentaire, et ni la concentration intrinsèque du silicium.
L’équation 1.4 en plus d’avoir une dépendance avec les paramètres technologiques du transistor est gouvernée par les tensions. Par ailleurs, [Navarro 15] démontre que la valeur de Tsi* dépend aussi de la longueur de la grille à cause des effets canaux courts SCEs (Short
Channel Effets). Il est alors difficile de maintenir les performances de la MSDRAM pour des
épaisseurs de film de silicium inférieures à une vingtaine de nanomètres. Pour résoudre le problème de ‘Super-coupling’, [Rodriguez 10] propose l’ARAM.
I.4.2.2.
Architecture mémoire ARAM
L’architecture de l’ARAM est similaire à la MSDRAM, excepté le film mince divisé en deux parties par une couche d’oxyde (figure 1.28) [Rodriguez 10], [Rodriguez 11]. Ici, on fait une séparation physique des deux types de porteurs avec une couche d’oxyde au milieu du film le
Source (n++) Drain (n++) Oxide de grille VG2 BOX VG1 Canal avant Canal arrière
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silicium. Le film de silicium du dessus est utilisé pour le stockage des trous, et celui en dessous pour le passage du courant en phase de lecture. La programmation de l’état ‘1’ se fait par effet tunnel bande à bande, et pour l’état ‘0’ on utilise le couplage dynamique entre les grilles avant et arrière. Pour la lecture de l’information, la présence de la charge dans la partie supérieure du film de silicium induit électrostatiquement de la charge négative dans le film le silicium en dessous. Lorsqu’on polarise le drain légèrement positivement, il y aura un courant entre la source-film de silicium inférieur-drain : on lira le courant I1. Dans le cas contraire, le film de silicium inférieur reste déserté et le courant I0 lu au drain faible.
Figure 1.28 : Cellule mémoire ARAM.
Mais vue la complexité technologique que demande la fabrication de cette mémoire, [Rodriguez (1) 11], [Rodriguez (2) 11] propose l’A2RAM (avec A2 pour Seconde Génération).
I.4.2.3.
Architecture mémoire A2RAM
La structure d’une cellule A2RAM de type n est présentée sur la figure 1.29, son architecture consiste en un transistor conventionnel sur substrat SOI, mais avec le film de silicium divisé en deux parties. La partie supérieure communément appelé ‘body’ est intrinsèque ou de dopage opposé à la source et au drain. La seconde partie au fond du film de silicium de même type de dopage que la source et drain est appelée le ‘bridge’. Cette dernière est utilisée pour court-circuiter la source et le drain durant la lecture de l’information.
A l’état ‘1’, le body de l’A2RAM est chargé de porteurs majoritaires contrairement à l’état ‘0’. La charge majoritaire est générée de deux manières différentes : par ionisation par impact ou par effet tunnel bande à bande. Pour l’effacement, on peut soit polariser les diodes en direct, soit utiliser le couplage dynamique entre les grilles face avant et arrière comme expliqué précédemment. Drain Source Oxyde enterré Oxyde de grille Grille
Film de silicium supérieur (partie de stockage)
Oxyde du milieu Film de silicium inférieur
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Figure 1.29 : Point mémoire A2RAM où sont indiqués la longueur de la grille Lg, l’épaisseur
du body Tbody, l’épaisseur Tbridge et le dopage Nbridge du bridge ; TSi = Tbody + Tbridge.
Durant la lecture de l’information, la grille est polarisée négativement et le drain est polarisé légèrement positivement. Si le body n’est pas chargé (état ‘0’), le champ électrique vertical Eelec due à la grille (figure 1.30.a) viendra couper électrostatiquement la conduction dans le
bridge, et il n’y aura pas ou peu de courant entre la source et le drain à travers le bridge. A contrario, si de la charge est stockée dans le body (état ‘1’), le champ électrique vertical Eelec
due à la grille sera écranté (figure 1.30.b). De ce fait, le champ électrique ne sera plus suffisant pour couper la conduction dans le bridge, et un fort courant circulera entre la source et drain à travers le bridge.
Figure 1.30 : Point mémoire A2RAM lecture de (a) l’état ‘0’, (b) l’état ‘1’.
Dans le prochain chapitre, nous allons décrire le rôle et l’impact des polarisations appliquées sur l’A2RAM pendant chaque opération mémoire afin d’expliquer son fonctionnement plus finement en s’appuyant sur des simulations TCAD.
Dans cette section 4, nous avons présenté des structures 1T-DRAM dont le principe de fonctionnement et les architectures découlent du transistor MOSFET sur substrat SOI. Mais, comme nous l’avons déjà introduit de la section 3, ces architectures mémoires peuvent être
N++ N++ Oxyde enterré Oxyde de grille Body (P-) Bridge (Nbridge) Esp ace ur Esp ace ur TSi Lg Tbridge Tbody N++ N++ Buried Oxide Vg< 0 V Vd> 0 V Vs= 0 V Eelec I0 Es p ace u r Esp ace ur (a) N++ N++ Buried Oxide Eelec Vg< 0 V Vd> 0 V Vs= 0 V I1 Esp ace ur Esp ace ur (b) Trous stockés
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fabriquées à base de transistors sur substrat massif [Villaret 04], [Malinge 05], [Navarro 14]. Par ailleurs, il existe aussi des cellules 1T-DRAM dont les architectures sont non conventionnelles telle que la Z2-FET [Wan 12]. La cellule Z2-FET, avec Z2 pour « Zéro »
variation de la tension sous seuil et « Zéro » génération d’ionisation par impact, est constituée d’une diode p-i-n latérale, où la partie intrinsèque est partiellement recouverte sur une longueur Lg par la grille face avant. Cette architecture fait partie de cellules mémoires
retenues dans le cadre du projet REMINDER [Lacord 18], pour évaluer ses performances dans le but de vérifier si elle peut être une candidate pour remplacer la DRAM pour les applications de type internet des objets.