AMOS
IMOS
MOS
Figure 2- 23 : Caractéristiques CG-D=S=B=f(VG-D=S=B) des varactors MOS, AMOS et IMOS.
Le facteur de qualité est proportionnel à 1/L2 pour le dispositif AMOS et à 1/L pour le varactor IMOS [ANDREANI00]. Cette différence est due à une réduction de la résistance parasite dans le canal du AMOS.
Nous allons à présent étudier les avantages que nous procure la technologie SOI pour la conception de varactors de type AMOS.
2. Avantages du SOI pour la conception de varactors à accumulation
La structure du substrat SOI procure de nombreux avantages pour la réalisation de varactors MOS [FONG02], [FONG03].
Le premier avantage provient de la symétrie des varactors sur SOI. Le dispositif n’utilise pas de prise substrat. Les résistances de contact et les capacités parasites de la prise sont donc supprimées. De plus, la capacité parasite entre la source et le substrat est égale à la capacité à travers l’oxyde enterré. Celle-ci est fixe, petite (εSi02<εSi) et présente un fort coefficient de qualité. En BULK, par contre, cette capacité est dominée par la capacité de déplétion entre le caisson n et le substrat p. Cette diode, polarisée en inverse, a un facteur de qualité faible et variable avec la tension de contrôle du varactor. Dans un VCO à haute fréquence, cette jonction induit un couplage entre le bruit du substrat et le résonateur. Ce couplage altère les performances en bruit de phase du VCO. L’absence de jonction en SOI permet aussi l’utilisation du varactor en mode différentiel [FONG03] pour la réjection du bruit de mode commun.
CHAPITRE II
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Le second avantage des varactors SOI provient de la réduction des capacités parasites. En effet, la capacité minimale Cmin d’un varactor est la somme de la capacité de grille du varactor et des capacités parasites telles que les capacités de recouvrement, les capacités entre la source et le substrat, et les capacités source body. En SOI, ces capacités sont réduites grâce à l’oxyde enterré. Ainsi la capacité Cmin est diminuée et le rapport Cmax/Cmin augmente. Ceci permet d’agrandir la plage de variation de fréquence d’un VCO. En contrepartie, une sensibilité plus forte du varactor nuit aux performances en bruit du VCO, comme nous le verrons dans le chapitre 3.
Le troisième avantage du SOI vient du fait que la tension de seuil des transistors SOI est ajustable. Ceci permet de réduire la tension de contrôle des varactors et donc la consommation.
Concernant le facteur de qualité des varactors SOI, un schéma équivalent simplifié du varactor permet de déterminer les paramètres d’optimisation [FONG02]. Ce schéma consiste en la mise en série d’une résistance Rs et d’une capacité Cvar. Le facteur de qualité s’exprime alors :
var
1
C
R
Q
s⋅
⋅
=
ω
(2- 15)où Rs prend en compte la résistance de grille Rg, la résistance de canal Rcanal et la résistance des zones d’extension de la source et du drain Rext.
L’utilisation de transistor multi-doigts permet de réduire et de rendre négligeable Rg devant Rcanal. En SOI, comme en BULK, le facteur de qualité des varactors résulte d’un compromis entre :
- le nombre de doigts du transistor, - la longueur de la grille,
- la largeur des doigts, - et la fréquence d’utilisation.
De plus, il existe un autre compromis entre un fort rapport Cmax/Cmin et un facteur de qualité élevé. L’avantage précédemment cité du SOI, par rapport au BULK, vis-à-vis de la variation de capacité permet :
- soit d’améliorer le facteur de qualité à rapport Cmax/Cmin constant, - soit d’améliorer le rapport Cmax/Cmin à facteur de qualité constant.
3. Conclusion
En résumé, nous avons exposé les avantages du CMOS/SOI pour la conception de varactors à accumulation en CMOS/SOI. Ces varactors présentent une meilleure symétrie. La réduction des capacités parasites permet en théorie d'obtenir un meilleur rapport Cmax/Cmin. Enfin, il est possible d'exploiter la réduction de la tension de seuil des transistors CMOS/SOI, afin de
TECHNOLOGIE, OUTILS ET METHODES
diminuer la tension de contrôle des varactors et donc la consommation. Ces avantages associés à ceux des inductances sur substrat HR laissent donc présager des performances très satisfaisantes en CMOS/SOI.
Afin de pouvoir utiliser les bénéfices offerts par le CMOS/SOI, nous avons utilisé une méthodologie de conception décrite dans les paragraphes suivants.
II.2. OUTILS ET METHODES DE CONCEPTION DES CIRCUITS
HAUTE FREQUENCE CMOS/SOI
La situation au début de ce travail était la suivante: nous avions à notre disposition une technologie CMOS/SOI 0.13µm développée pour les applications numériques. Le design kit associé est constitué essentiellement de transistors CMOS/SOI optimisés et modélisés pour la conception de portes numériques. De part les caractéristiques spécifiques du SOI, la conception de circuits analogiques haute fréquence nécessite un travail important complémentaire de caractérisation et de modélisation. Celui-ci comprend les étapes suivantes:
- détermination des performances des dispositifs actifs (fréquence de transition, fréquence maximale, linéarité, bruit BF et RF),
- modélisation des capacités parasites des composants (transistors, inductances, capacités, varactors et résistances),
- modélisation des interconnections (capacités parasites, crosstalk, pertes).
Dans un premier temps, nous avons conçu, avec l'aide de l'équipe de caractérisation du LETI, des structures de test comprenant des transistors NMOS et PMOS body contactés et body flottants de différentes géométries, des inductances optimisées comme indiqué dans la partie précédente, et des varactors NMOS et PMOS ([ROZEAU05]). Ces composants, utilisés pour l'élaboration des modèles, sont identiques à ceux qu'on envisage d'utiliser pour la conception des circuits. Cependant, compte-tenu des contraintes données par le fondeur pour la fréquence des runs, nous avons effectué la conception des structures de tests et des VCO en parallèle.
Ainsi, nous ne disposions pas, au départ, de modèles RF spécifiques SOI pour la phase de conception. Nous avons donc mis en place une méthodologie de conception utilisant à la fois:
- des modèles de transistors SOI modélisés en basse fréquence,
- des modèles de transistors et des varactors CMOS/BULK 0.13µm modélisés en haute fréquence (jusqu'à 10GHz),
CHAPITRE II
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- des modèles électromagnétiques, obtenus par simulation, que nous avons développés spécifiquement pour les inductances SOI.
Nous commencerons par rappeler le flot classique de conception de circuits pour la haute fréquence. Puis, nous présenterons le flot et les outils associés mettant en oeuvre les modèles ci- dessus, afin de converger vers un modèle satisfaisant, reflétant correctement les performances attendues. Cette démarche itérative a pu être mise en œuvre grâce à tout le travail bibliographique préliminaire sur le comportement basse et haute fréquence du transistor SOI.
II.2.1. L
E FLOT CLASSIQUE ANALOGIQUE EN RADIO ET HAUTE FREQUENCEPour concevoir et réaliser des circuits fonctionnels analogiques, radio fréquence et haute fréquence, à partir d'une technologie et de modèles matures, on procède selon le diagramme représenté sur la Figure 2- 24
Technologie Modèles BF et RF
Conception des circuits RF
- Design kit - Paramètres modèle- Modèle
Résultats de simulation
Dessin du circuit
Simulation Post-dessin
Fabrication Tests des circuits RF Non OK Non OK Valida tio n mod è le s DRC LVS
Figure 2- 24: Flot classique de conception de circuits.
Dans ce flot nous devons disposer initialement d'une technologie mature et de modèles BF et RF validés. Après la conception et le dessin, réalisés à l'aide du logiciel Cadence (Analog Artist et Virtuoso), nous extrayons les capacités parasites de routage pour effectuer la simulation Post-dessin. Nous vérifions ensuite les règles de dessin (DRC) et l'équivalence entre le schéma
TECHNOLOGIE, OUTILS ET METHODES
électrique et le dessin (LVS). Après la fabrication, la caractérisation du circuit permet de faire éventuellement un retour sur les modèles ou sur la conception.
Comme nous l'avons indiqué plus haut, nous n'avons pas pu utiliser ce flot traditionnel compte-tenu de la technologie avancée et encore en phase de développement CMOS/SOI-PD 0.13µm. En effet, nous ne disposions pas de tous les composants (inductances et varactors), ni des modèles adaptés à la haute fréquence. Nous ne disposions pas non plus d'outil d'extraction des capacités parasites, ce qui a rendu impossible la simulation post-dessin. Nous allons donc décrire le flot particulier que nous avons utilisé.
II.2.2. L
A METHODOLOGIE SUIVIE POUR LA CONCEPTION DE CIRCUITS HAUTE FREQUENCEII.2.2.1. E
TAPE1 : C
ONCEPTION DES CIRCUITS SURCMOS/BULK 0.13µ
M Afin de générer un schéma électrique de nos circuits fonctionnel en haute fréquence sur CMOS/BULK, nous avons utilisé les modèles RF et le design kit disponibles en CMOS/BULK. Cette étape est représentée sur la Figure 2- 25:Technologie CMOS/BULK Modèles RF
Conception des circuits RF Design kit HCMOS 9
de STMicroelectronics Paramètres du modèle
Résultats de simulation Non OK Simulateur EldoRF -DC -AC -Transitoire -Harmonic balance
Netlist en CMOS/BULK fonctionnelle Vers étape 2
Figure 2- 25: Etape 1: Conception de circuits haute fréquence en CMOS/BULK.
Le résultat provisoire est une Netlist avec des composants actifs et passifs sur CMOS/BULK. L'étape suivante va consister à introduire dans la Netlist des composants actifs CMOS/SOI.
CHAPITRE II
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