Méthodologie complète pour la préparation d’échantillon dans
2.2 Nouvelle méthodologie en vue de l’accès au défaut
La méthodologie de préparation d’échantillon en vue de l’accès au défaut a aussi subi quelques évolutions. Cette méthodologie et les questions associées sont présentées respectivement dans les figures 117 et 118. Comme dans la méthodologie précédente, les nouveautés ont été encadrées de différentes couleurs.
Dans un premier temps, deux blocs déjà présents initialement ont dû être développés pour conserver la cohérence et l’homogénéité de la légende de la méthodologie. En effet, la case nommée « dichotomical electrical analysis » (analyse électrique dichotomique) intégrait des analyses électriques mais aussi du « circuit edit ». Le « circuit edit »est une préparation d’échantillon qui permet de connecter ou d’isoler de manière manuelle après fabrication certaines parties du circuit ( à l’aide de dépôt localisé par FIB par exemple). Nous avons donc décidé de l’isoler du reste en lui faisant prendre l’apparence d’une case de préparation d’échantillon (bloc rouge dans la figure 117). L’analyse électrique dichotomique a alors pour but d’analyser le composant partie par partie pour déterminer laquelle est défaillante.
Dans la suite de la méthodologie, après la question Q13 (« En fonction des étapes précédentes, est-il possible d’accéder à la face avant de la puce (si
approche face avant déjà utilisée, répondre « oui ») ? »), une préparation donnant l’accès à la face avant est requise. Or, pour garder l’homogénéité avec la méthodologie en vue de la localisation du défaut, cette approche a dû être détaillée en différenciant les cas d’approches par voie chimique humide et par gravure plasma. Nous retrouvons ainsi les différentes questions liées à la technologie de la puce (passivation, plots de contact) pour déterminer la préparation adéquate (questions Qg, Qh) (bloc orange dans la figure 117) et la question Qj.
«Qg: Les couches intermétalliques (IMD) utilisées dans la technologie de la puce sont-elles endommagées par une attaque chimique humide ?»
«Qh: Les plots de contact utilisés dans la technologie de la puce sont-ils endommagés par une attaque chimique humide ?»
« Qj : L’approche face avant a-t-elle déjà été utilisée ? »
Ensuite, trois questions ont été rajoutées et proviennent de l’intégration des analyses sur puces et sur composants montés sur carte.
Les deux premières questions Qa et Qi sont nécessaires pour les puces :
«Qa: Au début de l’analyse, l’analyse concernait-t-elle une puce non
encapsulée ? »
«Qi: Y a-t-il une couche en surface de puce qui peut limiter l’étape de
localisation ? »
En effet, pour les puces, qu’elles aient été montées en boitier dans les premières étapes de l’analyse ou non, seule la localisation par la face avant a été réalisée. Or, il peut être révélé à la première étape de localisation qu’une couche en surface de puce masque le signal à détecter pour la localisation. Dans ce cas là, il peut être utile de réaliser une localisation par la face arrière. Si la puce n’a pas subi de
préparation d’échantillon, alors il sera nécessaire de monter la puce dans un boitier spécifique comme présenté dans le paragraphe 2.1.2 (fig.116). Il pourra être nécessaire d’amincir la puce avant le montage si le substrat est trop épais (supérieur à 80µm). Pour les puces qui ont déjà été assemblées dans ce boitier spécifique, la localisation par la face arrière peut être directement réalisée si la puce est suffisamment fine. Sinon, il sera nécessaire de remplir la cavité en face avant avec de la résine et de réaliser un polissage local de ce boitier par la face arrière.
La troisième question concerne les composants montés sur carte. Lorsque le défaut a été localisé, il est possible de dessouder le composant de sa carte pour réaliser la suite des étapes permettant l’accès au défaut (micro-section, accès à la face avant de la puce). C’est pourquoi la question Qd («Le composant est-il soudé sur une carte imprimée ? ») déjà ajoutée dans la méthodologie en vue de la localisation du défaut a été rajoutée à ce stade de l’analyse (bloc vert).
Figure 117: Méthodologie de préparation d’échantillon en vue de l’accès au
défaut pour les produits discrets et IPAD
N Y N Q9 Q10 Die construction Analysis Localization Dichotomical Electrical Analysis
(use of Net list / Design analysis)
Localization
Localization
(with Optimized process)
Virtual Local°
based on Electrical Analysis (use of Net list & Design)
Q11 Q12 Q11 Q10 Q11 Y N Y N Switch to another sample Y N Y N Physical Analysis (optional : X-section Chemical Analysis) Y N Y N Upper layer Delayering Q9 Localization & abnormality search Q11 Y N Y N Qi
Backside die thinning (mechanical)
+ Specific packaging (if not already done)
Y Q10 Localization Y N Circuit edit Q9 X-Section Parallel or Transverse N Y Q13 Qd N Desoldering of the package Y Qj Qg Frontside approach with plasma Y Y N N Frontside approach with wetetching Qh Y N N N Y Qa Y N
Q9 : Is electrical failure still available before localization step ?
Q10 : Is localized area coherent with electrical failure (if no localization, answer “No”) ?
Qa: At the beginning of the analysis, did the analysis concern a non encapsulated die?
Qi: Is there any layer at the frontside of the die that possibly limits the localization step?
Q11 : Is localized area enough precise to perform directly defect physical & chemical analysis ?
Q12 : Is there any other sample with the same electrical signature (or similar but more adequate for available localization techniques) ?
Qd: Is the component soldered on a board?
Q13 : According to previous steps, is it possible to access to the front
side of the die (if front side approach already used, answer “yes” ? Qj: Is frontside approach already used?
Qg: Is the inter metallic dielectric (IMD) technology damaged by wet chemical attack?
Qh: Is the pad of the die damaged by wet chemical attack?
Grâce aux différents développements réalisés et à leur généralisation, nous avons pu mettre au point une méthodologie de préparation d’échantillon répondant à certains cas d’échecs d’analyse liés à la préparation d’échantillon pour les produits discrets et IPAD.
En se basant sur cette nouvelle méthodologie pour les produits discrets et IPAD en boitier, il a été possible de l’adapter aux composants sur puce ou sur morceaux de plaquette et aux composants en boitier montés sur carte.
Un plus large éventail de cas peut être résolu grâce à cette méthodologie sur produits discrets et IPAD et permet de se rapprocher d’un taux de succès de 100%.
La méthodologie proposée n’a cependant pas pour but de rester figée et devra intégrer de nouvelles questions et de nouvelles techniques d’approche si d’autres matériaux et d’autres structures sont développés.
Le premier cas concret de produit innovant qui montre la nécessité de continuer à remettre à jour cette méthodologie concerne les micro-batteries. Une nouvelle famille de produit est réalisée poussant à évaluer la méthodologie de travail. La deuxième partie de ce chapitre va ainsi montrer la mise au point d’une méthodologie pour de nouveaux produits.