Chapitre III : Caractérisations des défauts dans les HEMTs
V- 2) Mise en évidence par DLTS des défauts générés lors du vieillissement des FATFETs
Étant donné que la DLTS capacitive n’est pas réalisable avec les faibles valeurs de capacité que présentent les transistors 8x75x0.25 µm2, nous avons opté pour des mesures DLTS sur des FATFETs. Pour cela, des tests de vieillissement ont été effectués à l’IMS pendant 481
50 nm
Figure III.31 : Image TEM d’une coupe transversale, du côté du drain, d’une grille d’un transistor à huit doigts de grille de la plaque AEC1388. Le transistor a subi un test HTO 275°C de 473heures.
heures, sous une polarisation de grille maintenue à VGS = -1 V et une tension VDS = 25 V sur le drain.
Les résultats obtenus montrent le même comportement observé lors de la deuxième phase de stress pour les HEMTs vieillis à III-V Lab, au cours de laquelle le courant de saturation de drain subit une augmentation au cours du vieillissement. La figure III.32 montre l’évolution du courant de saturation de drain IDSS ainsi que le courant de fuite de grille IGS au cours du test.
Pendant le stress, l’augmentation du courant de drain est accompagnée d’une baisse du courant de fuite de grille. Cette évolution peut s’expliquer par l’augmentation du nombre de porteurs dans le canal et par la baisse du flux des électrons injectés de la grille jusqu'à la source. Deux principaux mécanismes peuvent justifier ces phénomènes. Le premier, expliquant la baisse du courant de fuite de grille, implique la présence d’électrons chauds injectés dans la zone d’accès grille-drain et accumulés entre la surface de la barrière et la couche de passivation. Ce mécanisme induit une baisse de la densité des électrons libres et par conséquent une diminution du flux du courant injecté par la grille [52, 47]. Le deuxième mécanisme, expliquant la hausse du courant IDS, implique la génération d’un niveau donneur sous l’effet du fort champ électrique dans la zone d’accès grille-drain, qui entraîne l’accumulation des électrons dans la couche barrière qui finissent par être injectés par effet tunnel dans le canal.
Figure III.32 : (a) Evolution du courant de drain IDS d’un FATFET vieilli à 481 heures. Durant le stress la polarisation de la grille a été maintenue à VGS = -1 V et la tension du drain à VDS = 25 V. (b) Evolution du courant de fuite de grille
Pour vérifier les hypothèses mentionnées plus haut, nous avons effectué des mesures de DLTS en capacité sur ce FATFET avant et après vieillissement. Les mesures après vieillissement ont été faites du coté source et du coté drain afin d’observer l’impact des tests sur la dégradation du composant. La figure III.33 montre les spectres DLTS normalisés mesurés dans les mêmes conditions. La polarisation inverse sur la grille a été maintenue à VGS (VGD) = -3.5 V, l’impulsion de remplissage à 0 V pour une durée de 20 ms et la fenêtre de mesure à 20 ms. Comme nous pouvons le remarquer, le pic vers 350 K qui correspond au défaut D, précédemment trouvé dans les structures non vieillies, est toujours présent après les tests de stress du coté grille et du coté drain.
Nous avons vu dans le paragraphe 2-1 que ce niveau correspond à un défaut étendu uniformément réparti dans la couche barrière. Les amplitudes comparables lors des mesures côté source et coté drain révèlent de une répartition latérale homogène. Nous pouvons donc raisonnablement attribuer le défaut D à un niveau de dislocations sous la grille.
Le point marquant est la différence importante liée au vieillissement qui est observable entre 230 K et 280 K :
(i) Pour la mesure entre grille et source, nous constatons simplement un élargissement asymétrique du pic principal. Cet élargissement peut s’expliquer par un épaulement côté basse température dû à l’apparition d’un niveau de défaut dans la zone de charge d’espace sous la grille mais avec une densité assez faible.
(ii) Pour la mesure grille-drain, le résultat est marquant puisqu’un nouveau pic vers 250 K apparaît clairement sur la figure. L’analyse permet en fait de distinguer 2 pics dont le diagramme d’Arrhenius et les signatures sont présentées dans la figure III.34.
Nous pouvons conclure alors que ces deux niveaux à 0.53 eV et 0.59 eV apparaissent à l’extrémité de la grille dans la zone d’accès grille-drain. En accord avec les dégradations constatées après des courtes ou des longues durées de stress, nous confirmons que la dégradation du composant vient de l’endommagement de la zone d’accès grille-drain. Ce mécanisme peut alors être expliqué par le deuxième scénario invoqué auparavant qui implique la génération de centres donneurs en forte densité localisés du côté du drain. Jusqu’à aujourd’hui, plusieurs études effectuées pour comprendre les mécanismes de dégradation dans Figure III.33 : Evolution du spectre DLTS du FATFET vieilli pendant 481 heures à une température 175°C. Les mesures ont été effectués à VGS = -3.5 V, une impulsion de remplissage de 0 V d’une durée de 20 ms et une fenêtre
de mesure de 20 ms.
Figure III.34 : Diagramme d’Arrhenius et tableau des signatures des pièges T1 et T2 correspondant au pièges générés dans la zone d’accès grille-drain dégradée après les tests de stress.
les HEMTs à base d’AlGaN/GaN ont essayé d’étudier ce défaut autour 0.5 eV qui a été reporté dans de nombreux travaux [48, 53, 54, 55, 56]. La simulation de Di Lecce a montré que ce piège qui se trouve à 0.5 eV de la bande de conduction peut s’étendre dans la couche barrière jusqu’à l’interface AlGaN/GaN. Il faut noter que les conclusions de tous ces travaux récents sont incertaines quant à la nature de ce défaut. Selon certains il se comporte comme un centre accepteur alors que pour d’autres il se manifeste comme un centre donneur. Nos mesures DLTS ont montré qu’il s’agit non seulement d’un centre donneur discret mais aussi d’une mini-bande d’énergie qui se divise en deux niveaux donneurs autour de 0.5 eV.
A noter que l’hypothèse de la création d’un centre accepteur à la surface reste toujours à étudier. Dans ce cas, les mesures en DLTS courant seront un moyen efficace pour voir le comportement de ce types de défauts à la surface puisque les mesures capacitives n’ont pas permis d’exploiter les niveaux accepteurs qui se présentent comme des pièges à trous dans un semiconducteur de type n.
Pour résumer le mécanisme induit par ce défaut, nous avons imaginé que ce centre pourrait être considéré comme un réservoir de charges sous la grille qui accumule les porteurs injectés par la grille puis finit par les dé-piéger au cours du test de stress. Le scénario imaginé est schématisé dans la figure III.35.a. En effet, le flux des électrons injectés par la grille semble être favorisé par le passage du côté drain plutôt que du côté source à travers les défauts qui attirent ces porteurs. Dans ce cas, on assiste à une baisse du courant de fuite grille-source. Ces électrons injectés et accumulés par les différents niveaux de pièges seront ensuite transférés par effet tunnel jusqu'au canal. Ceci induit l’augmentation du courant de drain au cours du stress. La figure III.35.b montre un schéma de bande simplifié qui permet d’expliquer ce mode de conduction à travers les défauts générés par la dégradation. A noter que ce mécanisme ne se produit qu’au cours du stress et que l’effet réel est mesuré à la fin du test de vieillissement. Sur ce FATFET vieilli à 481 heures, nous avons observé, après le test, une dégradation de 10% du courant statique de saturation de drain IDSS mesuré en continu et à canal ouvert.
VI) Conclusion
Nous avons montré dans ce chapitre deux aspects liés aux mécanismes de défaillance dans les HEMTs à base de GaN. Dans un premier temps, nous avons montré à partir des mesures statiques I(V) et des mesures de capacité que certains effets apparaissent lors des mesures en température. Ces anomalies qui sont à l’origine du kink du courant ou du décalage de la tension de seuil Vth dans les caractéristiques de courant sont susceptibles d’être liées au mécanisme de piégeage/ dépiégeage des porteurs par des niveaux de défauts répartis dans les couches épitaxiées du composant.
Le but de la deuxième partie du chapitre était d’effectuer une étude approfondie de ces mécanismes pour extraire les signatures de ces défauts par DLTS. Avec la spectroscopie en capacité, nous avons pu mettre en évidence la présence de certains défauts profonds provoqués par des dislocations à l’hétérointerface et d’autres plus superficiels très probablement localisés à la surface du composant. Nous avons utilisé la DLTS en courant pour étudier le comportement des pièges en fonction de la géométrie du composant. Nous avons vu que certains défauts apparaissent dans les structures à grilles interdigités de faibles dimensions dont la géométrie spécifique pourrait favoriser les effets de périphérie de grille. Ceci favorise le passage d’un courant par saut de porteurs via les états de surface sous l’effet du champ électrique latéral. D’autres pièges à comportement accepteur sont actifs lorsqu’on utilise des composants à plus grande surface de grille. Ces niveaux provoquent une diminution du courant drain-source par la création d’une grille virtuelle à la surface du Figure III.35 : (a) Mécanismes d’injection des porteurs à canal ouvert (VGS = -1 V et VDS = 25 V). Les flèches montrent la circulation des électrons dans la structure. Le flux des porteurs injectés par la grille est plus grand
vers le drain que vers la source via les niveaux T1 et T2. (b) Le diagramme de bande simplifié montre que les niveaux T1 et T2 peuvent être assimilé à un réservoir de charges qui favorise le passage tunnel des électrons
composant. Nous avons aussi identifié un niveau de dislocation qui traverse la couche barrière, un niveau commun aux systèmes AlInN et AlGaN.
Dans la troisième partie du chapitre nous avons présenté les résultats des tests de stress HTO effectués à différentes températures par III-V Lab sur des transistors 8x75µm. Les résultats ont montré une dégradation du courant drain-source après les tests de vieillissement ce qui a été confirmé, avec une coupe TEM, par un endommagement du cristal sous la grille du côté drain. L’analyse DLTS sur un FATFET vieilli à 481 heures à l’IMS a montré aussi la génération d’un niveau donneur qui correspond à un défaut localisé dans la zone grille-drain du composant.