Localisation des nanofils sur une puce CMOS

Afin d’intégrer des nanofils dans le BEOL alignés au-dessus des transistors existants dans le FEOL d’une puce, nous allons montrer l’intérêt que pourra apporter l’étude de diélectrophorèse. Nous avons utilisé l’étude de la fréquence pour connecter des nanofils SiGe entre des électrodes en or directement sur la puce CMOS fabriquée chez ST Microelectronics. La figure 4.19 (a, b, c d) montre l’alignement des nanofils SiGe sur différents sites après l’application d’une fréquence égale à la fréquence de capture (Fcap = 100 kHz). L’assemblage des nanofils sur une

puce CMOS montre ainsi l’optimisation apportée au processus d’alignement et qui permet d’obtenir des sites assez propres avec des nanofils bien ordonnés. Ce processus d’assemblage des nanofils semi-conducteurs pour fabriquer des dispositifs dans le BEOL de la puce sera développé et présenté en détails dans le chapitre 5.

Figure 4.19 : Images SEM des différents sites d'alignement individuels après DEP pour une fréquence de capture (f = 100 kHz) sur une puce CMOS : (a) (c) situé au-dessus des transistors MOS avec un agrandissement respectif

4.5 Conclusion

Dans ce chapitre, Nous avons développé une méthode simple et efficace pour déterminer expérimentalement les propriétés électrocinétiques pour différents types de nanofils, ayant des dopages différents [(Si ; SiGe ; Si (n++)]. Après la présentation du protocole expérimental, une étude qualitative sur le mouvement des nanofils a permis de tracer le comportement de ces derniers en fonction de la compétition qui existe entre les différentes forces dans le système (DEP, ACEO, ETE).

Le calcul de la partie réelle du FCM a été basé sur les mesures des vitesses de nanofil dans un régime de DEP pur. Suite à l'exploration d'une large gamme de fréquence, nous avons pu identifier la présence d’une fréquence de capture (Fcap) et qui reflète des conditions d’attraction

optimisées pour différent type de nanofils. Ceci nous a permis à termes d’établir une connexion horizontale ciblée des nanofils entre les électrodes. Après la caractérisation électrique des nanofils attirés, nous avons remarqué que la résistance du contact diminue grâce à des procédés de siliciuration.

Finalement, nous avons pu également adapter cette étude pour connecter pour la première fois des nanofils SiGe entre les électrodes au-dessus des transistors FEOL et à température ambiante. Cette approche technologique qui respecte les budgets thermiques nécessaires à l’intégration 3D, offre aussi la possibilité de fabriquer des transistors à canaux nanofils et qui sera montrée dans le chapitre suivant.

Listes des références du chapitre 4

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CHAPITRE 5