Conclusion générale

L’objectif de ce projet de recherche est de démontrer la possibilité d'intégrer de façon monolithique des transistors à canal nanofils horizontaux compatibles avec la technologie CMOS. Afin d’aboutir à cet objectif, nous avons développé deux procédés technologiques qui ont permis le positionnement horizontal des nanofils entre les électrodes. Ceci nous a permis dans un premier temps de fabriquer les transistors sur un substrat de silicium recouvert d’un oxyde et dans un deuxième temps, de montrer une preuve de concept d’un transistor à nanofil fabriqué dans le BEOL d’une puce CMOS.

Les intérêts majeurs que peut apporter une intégration tridimensionnelle par rapport à une intégration planaire traditionnelle ont été présentés dans le deuxième chapitre. En effet, cet empilement dans les 3D de l’espace se présente comme une alternative à la miniaturisation qui contribue à l’augmentation de la densité des composants, tout en réduisant la surface occupée ainsi que les délais d’interconnexions. La précision d’alignement et la densité des vias représentent les bénéfices associés à ce type d’intégration 3D monolithique des composants. L’état de l’art établi sur les travaux réalisés récemment pour cette architecture montre une difficulté de fabriquer des transistors avec des propriétés électriques optimisées dans les niveaux supérieurs et à des basses températures. Parmi les différentes solutions qui pourront répondre à ces contraintes de fabrication, les nanofils ont été choisis grâce à leur qualité monocristalline et leur faible température de synthèse. Le mécanisme de fonctionnement des transistors à nanofils (SBFET) montre l’avantage de ces derniers surtouts grâce à leurs faibles valeurs du courant à l’état bloqué.

Dans le troisième chapitre, nous avons réussi à montrer une preuve du concept d’une croissance guidée des nanofils horizontaux directement sur un substrat de silicium recouvert par un oxyde.

des électrodes prédéfinies, nous avons réussi à confiner cette croissance à l’intérieur des tranchées d’oxyde grâce au procédé « nanodamascène ». La localisation des catalyseurs était le point clé de ce procédé pour contrôler et éliminer la croissance aléatoire des nanofils horizontaux. Ce procédé qui regroupe différentes étapes technologiques est compatible CMOS. La gravure humide avec une solution commerciale (pad-etch) a contribué à l’élimination et la réduction de la couche d’oxyde restante sur les flancs des cavités. Ainsi, nous avons aussi exploré les différents paramètres pouvant influencer cette croissance guidée, y compris la gravure humide et la largeur des tranchées. Les premiers résultats électriques d’un nanofil connecté entre les électrodes ont montré des fortes résistances de contact S/D. Dans l’éventualité de réduire ces résistances, des procédés de siliciuration pourront être ajoutés.

Nous avons aussi développé un procédé de CMP sur des couches d’or afin de permettre l’implémentation de ce type de procédé sur des grandes surfaces. L’étude des vitesses de polissage sur l’or et l’oxyde en fonction de plusieurs paramètres de polissage a permis d’extraire la sélectivité entre ces deux matériaux. Cette sélectivité est primordiale pour planariser les micro- et nanostructures d’or en même temps. Enfin, le procédé CMP a maintenu la rugosité des surfaces d'or, sans aucun défaut au niveau des nanostructures.

Après ce type d’assemblage « directe » de la croissance des nanofils dans les tranchées d’oxyde, nous avons investigué dans le chapitre 4 une autre approche pour contrôler le positionnement des nanofils horizontaux. La diélectrophorèse était la technique employée pour contrôler l’orientation des particules à l’aide d’un champ électrique alternatif. L’évaluation d’une large gamme de fréquences a permis de repérer le mouvement de ces nanofils dans une puce micro fluidique. Ce mouvement dépendait de la compétition entre les différentes forces existantes dans le milieu (hydrodynamiques et diélectrophorétique), qui à leur tour dépendent de la fréquence appliquée. Après le calcul de la vitesse d’attraction des nanofils vers les électrodes, la partie réelle du facteur Clausius-Mossotti a été aussi tracée en fonction de la fréquence. Ces observations ont révélé la présence d’une fréquence de capture, qui reflète des conditions d’attraction optimisées des nanofils vers les électrodes. Les études évoquées sur le rendement d’attraction nous a permis de vérifier les fréquences de capture détectées pour des nanofils de

nature différente. Finalement, des nanofils horizontaux ont été positionnés entre les électrodes sur un substrat SiO2/Si, ainsi que pour la première fois sur une puce CMOS.

Dans le cinquième chapitre, nous avons effectué pour la première fois l’intégration d’un transistor à canal nanofil dans le BEOL d’une puce CMOS. Un procédé de fabrication des nanodispositifs utilisant la technique de DEP a été développé sur un substrat SiO2/Si. La

siliciuration des contacts, associée à un nombre élevé des nanofils attirés a permis d’augmenter le courant à l’état passant. Les résultats électriques obtenues sur les transistors fabriqués se rapprochaient de ceux de l’état de l’art. Ce procédé d’intégration a été ensuite adapté pour fabriquer des composants alignés sur des transistors MOS. Cet alignement est nécessaire pour établir des circuits hybrides nanoélectroniques-CMOS. Pour cette raison, l’architecture de la puce a été décrite afin de justifier les travaux du design du masque. Après la gravure des vias et le remplissage en titane, les dispositifs à base de nanofils ont été fabriqués et connectés avec les transistors de la puce CMOS. Les mesures électriques sur ces composants fabriqués ont démontré la présence d’un comportement transistor de type pFET. La tension de la grille appliquée a été de choisie avec précaution de manière à ne pas nuire au comportement électrique des transistor NMOS. Ce travail d’intégration constitue un début pour élaborer des fonctions logiques compatible CMOS dans le futur.