Intégration sur dispositifs CMOS du Siliciure d’Iridium

L’analyse EdX montre qu’il n’est pas possible dans l’état actuel de dissoudre une couche d’Ir. Toutefois, nous avons pu mettre en évidence la possibilité de décoller mécaniquement cette couche d’Ir en utilisant un dépôt de Ge. Nous essayons dans la partie suivante de mettre en œuvre cet effet en focalisant notre étude sur l’intégration du siliciure d’iridium sur des architectures CMOS, en utilisant de fines couches d’Ir d’une épaisseur de 5nm. Une étude morphologique est menée de manière à observer l’impact du procédé de germaniuration sacrificielle sur des siliciures IrSix intégrés sur architectures CMOS.

Les structures CMOS ont été fabriquées grâce à un schéma de fabrication industriel standard jusqu’à la formation des espaceurs. Après une désoxydation HF 1% pendant 30sec, les échantillons sont chargés dans le bâti d’évaporation métallique. Après un nettoyage Ar in- situ à 60eV pendant 30sec, une couche de 5nm d’Ir est déposée. Le siliciure IrSix est par la

suite formé grâce à un recuit RTP pendant 4min sous gaz réducteur N2H2. Les échantillons

sont ensuite chargés à nouveau dans le bâti d’évaporation, et une couche de Ge sacrificiel d’une épaisseur de 40nm est déposée. Le recuit de germaniuration est effectué dans le four RTP pendant 4min sous N2H2. La matrice expérimentale des températures de siliciuration et

de germaniuration est présentée en Table 1. Les échantillons sont finalement plongés dans un bain de SPM pendant 5min.

Ech. I Ech. II Ech. III Ech. IV

RTA IrSi 600°C X X

RTA IrSi 400°C X X

RTA IrGe 600°C X X

RTA IrGe 400°C X X

Table 1 : Matrice expérimentale des températures de siliciuration et de germaniuration

La Fig. 111 montre une observation MEB en vue de dessus de l’échantillon I (IrSi RTA 600°C / IrGe RTA 600°C). La portion de l’échantillon observée est constituée d’une large zone de STI (SiO2), et de structures denses de Si et de poly-Si. Il apparaît clairement que

la couche d’Ir est retirée sur les larges zones de STI uniquement. Le retrait de cette couche est due à un décollement, plus facile sur les zones larges qu’au sein des structures denses.

Chapitre IV _ Approche alternative de l’intégration des siliciures quasi-nobles

1µm

Fig. 111 : Observation MEB d’une large zone de STI en bordure de structures Si (carrés) et Poly-Si (rectangles).

Des transistors MOSFET au sein de matrices 100x100 ont été observés pour chaque condition de recuit, et après un bain SPM en Fig. 112. Sur les échantillons I et III (IrGe RTA 600°C), une agglomération de la couche d’IrGe est observée sur les zones d’isolation STI, du fait d’une température de germaniuration trop élevée. La couche d’Ir n’est pas retirée. Sur les échantillons II et IV (IrGe RTA 400°C), la couche d’Ir n’est pas du tout impactée par l’étape de germaniuration.

500nm

500nm

Ech. I Ech. II

500nm

500nm

Ech. III Ech. IV

Fig. 112 : Observation MEB en vue de dessus de transistors MOSFET, après siliciuration Ir, et essai de retrait sélectif par germaniuration sacrificielle.

Le retrait sélectif par germaniuration sacrificielle n’est donc pas adapté à l’intégration du siliciure d’iridium sur des architectures CMOS. Toutefois, le siliciure d’iridium garde tout son intérêt du fait de sa faible barrière aux trous. Dans cette optique, l’utilisation d’un troisième élément, autre que le germanium, pour l’intégration du siliciure d’iridium par formation d’un composé sacrificiel méritera d’être étudié.

Dans cette partie, nous mettons en évidence la formation de la phase Ir3Ge7 sur des

pseudo-substrats de Ge pour des températures de recuit supérieures à 400°C. Cette réaction est liée à l’apparition de défauts, dont la formation est due à un mécanisme de germaniuration latérale accélérée par les défauts, couplé à une germaniuration planaire. Une analyse EdX nous permet de montrer que la phase IrGe n’est pas soluble dans SPM, mais qu’un décollement mécanique de la couche est possible sur les larges zones. Toutefois, ce

Chapitre IV _ Approche alternative de l’intégration des siliciures quasi-nobles

mécanisme n’est pas adapté à une intégration du siliciure d’iridium sur des architectures CMOS.

IV.4 Conclusion

Après avoir introduit la problématique du retrait sélectif des siliciures de métaux quasi-nobles, nous avons pu montrer dans une première partie le potentiel de l’intégration par germaniuration sacrificielle pour le siliciure de platine. Nous analysons tout d’abord la séquence de formation des germaniures de platine. Puis, nous montrons la possibilité de sélectionner la phase de germaniure formée en contrôlant le rapport des épaisseurs de platine et de germanium déposées. Nous mettons en évidence la solubilité des germaniures de platine dans une chimie de type SPM. Nous vérifions enfin l’impact négligeable de ce procédé sur les propriétés morphologiques et électriques d’un siliciure de platine déjà formé.

Dans une seconde partie, nous montrons les difficultés liées au retrait sélectif de l’iridium. Après avoir étudié la séquence de formation des germaniures d’iridium, nous proposons un mécanisme de germaniuration latérale permettant d’expliquer la présence de défauts singuliers. La méthode de germaniuration sacrificielle permet le retrait de larges surfaces d’Ir, mais n’est pas adaptée à l’intégration du siliciure d’iridium sur des architectures CMOS.

Chapitre IV _ Approche alternative de l’intégration des siliciures quasi-nobles

IV.5 Références du chapitre IV

[Breil07a] N. Breil, A. Halimaoui, E. Dubois, G. Larrieu, A. Łaszcz, J. Ratajczak, G. Rolland, A. Pouydebasque and T. Skotnicki, “An Original Selective Etch of Pt vs. PtSi using a Low Temperature Germanidation Process”, ElectroChemical Society Trans., 6 (1) 459-465 (2007). [Breil07b] N. Breil, A. Halimaoui, E. Dubois, G. Larrieu, A. Laszcz, J. Ratajcak, G. Rolland, A. Pouydebasque and T. Skotnicki, « Selective etching of Pt with respect to PtSi using a sacrificial low temperature germanidation process », Appl. Phys. Lett. 91, 232112 (2007). [Gaudet06] S. Gaudet, C. Detavernier, A.J. Kellock, P. Desjardins, C. Lavoie, “Thin film reaction of transition metals with germanium”, J. Vac. Sci. Technol. A 24, pp. 474-485 (2006).

[Grimaldi81] M. G. Grimaldi, L. Wielunski, M.-A. Nicolet, and K. N. Tu, Thin Solid Films 81, 207 (1981).

[Halimaoui07] A. Halimaoui, “Method for the selective removal of an unsilicided metal”, US Patent no. 438658000.

[Hsieh88] Y. F. Hsieh and L. J. Chen, J. Appl. Phys. 63, 1177 (1988).

[Lee06] 10R. T. P. Lee, K.-M. Tan, A. E.-J. Lim, T.-Y. Liow, G.-Q. Lo, G. Samudra, D. Z. Chi, and Y.-C. Yeo, in Extended Abstracts of the International Conference on Solid State



Devices and Materials SSDM , 2006, pp. 1110–1111.

[Luan99] H.C. Luan et al., “High-quality Ge epilayers on Si with low threading-dislocation densities”, Appl. Phys. Lett. 75 (2909), 1999.

[Maex95] P. Gas and F. M. d’Heurle, in Properties of Metal Silicides, edited by K. Maex and M. Van Rossum (INSPEC, London, U.K., 1995).

[Marshall85] E. D. Marshall, C. S. Wu, C. S. Pai, D. M. Scott, and S. S. Lau, Mater. Res. Soc. Symp. Proc. 47, 161 (1985).

[Nemutudi00] R.S. Nemutudi, C.M. Comrie, C.L. Churms, “Study of Pt/Ge interaction in a lateral diffusion couple by microbeam Rutherford backscattering spectrometry”, Thin Solid

Films 358, pp 270-276 (2000).

[Rand74] M. J. Rand and J. F. Roberts, “Observations on the formation and etching of platinum silicide”, Appl. Phys. Lett. 24, 49 (1974).

[Rivillon06] S. Rivillon et al., “Hydrogen passivation of germanium (100) surface using wet chemical preparation”, Applied Physics Letters 87 (253101), 2006.

[Sun06] S. Sun et al., “Surface termination and roughness of Ge(100) cleaned by HF and HCl solutions”, Applied Physics Letters 88 (021903), 2006.

Chapitre IV _ Approche alternative de l’intégration des siliciures quasi-nobles

[vanDal06] 7M. J. H. van Dal, A. Lauwers, J. Cunniffe, R. Verbeeck, C. Vrancken, C. Demeurisse, T. Dao, Y. Tamminga, A. Veloso, J. A. Kittl, and K. Maex, IEEE Trans.



Electron Devices 53, 1180 2006 .

[Weast80] 11R. C. Weast, CRC Handbook of Chemistry and Physics 60th ed. (CRC,



Boca Raton, FL, 1980 , p. B-80)

[Yao06] H. B. Yao, C. C. Tan, S. L. Liew, C. T. Chua, C. K. Chua, R. Li, R. T. P. Lee, S. J. Lee, and D. Z. Chi, Proceedings of the International Workshop on Junction Technology, 2006, pp. 164–169.

Chapitre V _ Performances électriques du siliciure de platine sur architectures CMOS

Chapitre V

V

Performances électriques du siliciure de platine sur