R´esultats de simulations 2D

La simulation 2D est tr`es utile `a la compr´ehension des diff´erents ph´enom`enes physiques mis en jeu dans le comportement capacitif des transistors MOS. Nous avons r´ealis´e diff´erentes structures types lors de nos simulations de proc´ed´es (Athena), puis nous avons ´etudi´e les r´eponses ´electriques obtenues lors des simulations de dispositifs (Atlas). Les param`etres technologiques utilis´es lors des simulations de proc´ed´es sont ceux sp´ecifi´es au Tableau 3.1.

Nous avons tout d’abord g´en´er´e le TMOS typique de cette technologie, `a savoir celui conc¸u avec une dose de dopants LDD ´egale `a 2 × 1014 _cm−2_{. Ensuite nous avons g´en´er´e d’autres}

structures ayant une dose LDD plus forte, allant jusqu’`a 1×1015_cm−2_{, ce qui in fine correspond}

quasiment `a un TMOS HDD (classique), la dose des zones LDD ´etant alors similaire `a celle des source/drain. Cependant rigoureusement parlant, cela n’est pas tout `a fait exact car l’´energie d’implantation correspondant aux r´egions LDD est plus faible d’un facteur 2 par rapport `a celle des r´egions source/drain. En cons´equence, la profondeur des jonctions des r´egions LDD ne correspond donc pas `a celle des source/drain, mˆeme dans le cas de l’implantation d’une dose de dopants ´equivalente. En ce qui concerne les ´energies d’implantation, les extensions des source/drain ont ´et´e form´ees par implantation d’arsenic `a 15 keV et les regions de source/drain par implantation d’arsenic `a 30 keV.

La Fig. 3.4 pr´esente une simulation de la capacit´e extrins`eque dans le cas d’un transistor de 0.2 µm de longueur de grille. Les diff´erentes courbes correspondent aux diff´erentes doses LDD d´efinies lors des simulations de proc´ed´es. Ce graphique appelle `a de nombreux commentaires. En premier lieu, il permet de se rendre compte de l’importance de la capacit´e extrins`eque normalis´ee1_{. Dans le cas de la technologie standard (N}

ldd = 2 × 1014 cm−2), il apparaˆıt que

pour une tension de grille nulle, la valeur de la capacit´e extrins`eque normalis´ee est proche de 40 %, tandis qu’en accumulation (forte) elle est de l’ordre de 20 %. Ainsi, n´egliger la composante ‘capacit´e extrins`eque’ dans la simulation du comportement capacitif global

1_{Par d´efinition le terme g´en´erique de capacit´e extrins`eque normalis´ee C}∗

ext fait r´ef´erence au rapport de la capacit´e Cextsur la capacit´e d’oxyde de grille Cox.

3.3. Simulations num´eriques 2D 59 0.7 0.6 0.5 0.4 0.3 0.2 C ex t /C ox -2.5 -2.0 -1.5 -1.0 -0.5 0.0 Tension de grille, V_gb(V) n-MOSFET L_g= 0.2 µm Nldd= 1x10 15 cm-2 Nldd= 5x10 14 cm-2 Nldd= 3.5x10 14 cm-2 Nldd= 2x10 14 cm-2 S G D V_g B

FIG. 3.4 : Simulation de la capacit´e extrins`eque Cextnormalis´ee par rapport `a la capacit´e

d’oxyde de grille Cox, en fonction de la tension de grille Vgb. La technologie standard

correspond `a la dose LDD la plus faible.

entraˆınerait in´evitablement d’importantes erreurs en simulation de circuits. Le second point mis en valeur par la Fig. 3.4 est la forte d´ependance de la capacit´e extrins`eque normalis´ee au dopage des r´egions LDD. Plus les zones LDD sont fortement dop´ees, plus l’influence de C∗

ext

est importante ; cela s’explique assez simplement par le fait que plus le dopage des LDD est ´elev´e, plus la diffusion des dopants est importante, et donc plus la longueur de diffusion lat´erale Ldest importante. Nous allons expliquer cela plus en d´etail avec l’aide du Tableau 3.2.

Le Tableau 3.2 pr´esente la longueur de diffusion lat´erale Ld comme une fonction de

la dose LDD Nldd. Les renseignements donn´es, tels que la capacit´e d’overlap normalis´ee

A = C∗

ov,max et la capacit´e extrins`eque minimale normalis´ee B = Cext,min∗ sont importants

pour la compr´ehension du comportement capacitif extrins`eque. En particulier le calcul de la diff´erence (A − B) montre que cette diff´erence ne d´epend quasiment pas de la dose LDD. Cela signifie que la d´ecroissance globale de la capacit´e extrins`eque avec la tension de grille est due principalement `a la r´eduction de la capacit´e d’overlap. La capacit´e de bord externe ´etant ind´ependante de la tension de grille, cela nous indique d´ej`a que la capacit´e de bord interne n’a pas une influence sur toute la plage de tension de grille.

TAB. 3.2 : Influence de la dose LDD implant´ee sur la longueur de diffusion lat´erale Ld. Les

valeurs maximales de la capacit´e d’overlap normalis´ee (A) ainsi que les valeurs minimales de la capacit´e extrins`eque normalis´ee (B) sont pr´esent´ees. La derni`ere colonne indique la diff´erence entre ces deux quantit´es.

Nldd(cm−2) Ld(nm) A = Cov,max/Cox B = Cext,min/Cox A − B

2 × 1014 _{30 0.38 0.18 0.20}

3.5 × 1014 _{32 0.42 0.23 0.19}

5 × 1014 _{34.5 0.45 0.26 0.19}

1 × 1015 _{40 0.5 0.32 0.18}

Il semble donc `a ce stade de notre raisonnement que la capacit´e d’overlap soit la composante pr´epond´erante du comportement capacitif extrins`eque ; en effet, d’une part elle est la contribution dominante `a la capacit´e extrins`eque normalis´ee (parall`ele Fig. 3.4–Tableau 3.2), et d’autre part elle est la cause majeure de la d´ependance de C∗

ext `a Vgb. Cependant, lors de la

pr´esentation du nouveau mod`ele, nous montrerons que la capacit´e de bord interne joue aussi un rˆole non n´egligeable dans le comportement capacitif extrins`eque. En fait son influence est plus cibl´ee que celle de la capacit´e d’overlap et int´eresse plus particuli`erement le r´egime de d´epl´etion du TMOS.

Avant d’aller plus loin dans l’´etude s´epar´ee des diff´erentes composantes de la capacit´e extrins`eque, il est instructif d’observer l’influence de la longueur de grille du TMOS sur la capacit´e extrins`eque normalis´ee. La Fig. 3.5 montre la valeur de C∗

ext pour quatre dispositifs

de diff´erentes longueurs, allant de 0.2 `a 10 µm. Il ressort tr`es clairement de cette figure que la d´ependance `a la tension de grille de la capacit´e extrins`eque est li´ee `a la dimension du transistor. En fait, dans le cas d’un dispositif canal long (10 µm), cette d´ependance devient n´egligeable en raison de la grande valeur des capacit´es intrins`eques de la structure. Pour un TMOS tr`es court (0.2 µm), la d´ecroissance de C∗

ext est au contraire tr`es importante : pour Vgb allant de 0 `a -2 V,

la valeur de C∗

ext baisse de moiti´e. Cette diff´erence de comportement entre les TMOS court et

long s’explique par la valeur fix´ee de la longueur de diffusion lat´erale Ld. Quelle que soit la

longueur de grille du dispositif, la grandeur Ld reste la mˆeme, puisqu’elle ne d´epend que des

param`etres de process. Ainsi quand la longueur de grille augmente, le rapport Ld/Lg diminue

et donc C∗

extaussi, en majeure partie via la baisse de sa composante Cov∗ ; la capacit´e d’overlap

3.3. Simulations num´eriques 2D 61 aussi une diminution de C∗

extdue `a la diminution de la capacit´e de bord externe normalis´ee Cof∗ ,

cependant elle se ressent principalement en r´egime d’accumulation forte, r´egion o`u la capacit´e d’overlap devient alors tr`es faible.

En fait, en accumulation forte, la capacit´e extrins`eque tend vers sa composante ‘capacit´e de bord externe’ [1,9,14] :

Cext→ 2 · Cof pour Vgb  Vf b (3.8)

En r´esum´e, la Fig. 3.5 illustre l’importance croissante de la r´egion de recouvrement de la grille (r´egion d’overlap, de longueur Ld) par rapport la r´egion intrins`eque (r´egion du canal, de

longueur Leff). De plus, ce ph´enom`ene va s’accentuer avec l’arriv´ee des nouvelles technologies

de TMOS, en raison des difficult´es technologiques croissantes rencontr´ees lors de la fabrication des dispositifs. En particulier le contrˆole pr´ecis de grandeurs cl´es telles que les profondeurs de jonctions — et donc la diffusion lat´erale des dopants — devient de plus en plus difficile, compte tenu des ordres de grandeurs vis´es [17]. Une mod´elisation correcte du comportement capacitif extrins`eque est donc un r´eel besoin, et va le devenir encore plus en raison de la r´eduction d’´echelle des composants.

Jusqu’`a pr´esent, nous nous sommes uniquement int´eress´es `a la d´ependance de la capacit´e extrins`eque avec la polarisation de la grille. Comme indiqu´e `a l’´equation (3.1), nous avons

0.4 0.3 0.2 0.1 0.0 Cext / C ox -2.5 -2.0 -1.5 -1.0 -0.5 0.0 Tension de grille, V_gb (V) n-MOSFET V_db=V_sb=0 V t_ox= 4.5 nm N_s= 4.5 x 1017cm-3 N_b= 4 x 1016cm-3 Lg = 0.2 µm L_g = 0.5 µm L_g = 1 µm Lg = 10 µm

FIG. 3.5 : Simulation de la capacit´e extrins`eque C_ext∗ en fonction de la tension de grille Vgb,

et de la longueur de grille Lg. Les TMOS LDD simul´es ici correspondent tous aux crit`eres

suppos´e que Cext ´etait au premier ordre ind´ependant des tensions appliqu´ees au drain ou `a la

source. Pour quantifier l’influence de la polarisation du drain Vd, nous avons r´ealis´e diff´erentes

simulations 2D mettant en ´evidence son rˆole dans le comportement capacitif extrins`eque. La Fig. 3.6 montre l’influence de Vdsur des dispositifs de 0.2 µm, conc¸us avec diff´erents dopages

LDD. Il apparaˆıt que dans le cas de la dose de dopants la plus ´elev´ee (Nldd = 1 × 1015cm−2)

la tension de drain n’a aucun effet sur la capacit´e extrins`eque. Pour la dose LDD la plus faible (Nldd = 2 × 1014cm−2), il y a une petite diff´erence entre les courbes correspondant aux deux

polarisations de drain (Vd = 0et 1 V) lorsque le TMOS entre en r´egime de d´epl´etion (Vg >

Vf b ' −1 V). L’explication physique de ce ph´enom`ene est imm´ediate : `a polarisation de drain

non nulle, il se produit une augmentation de la taille de la r´egion de d´epl´etion au niveau de la jonction drain–substrat, ce qui en fait r´eduit la longueur de diffusion lat´erale effective Lov et

donc par voie de cons´equence la capacit´e d’overlap Cov.

Ainsi, la capacit´e extrins`eque est donc l´eg`erement d´ependante de la polarisation de drain (source) via sa composante ‘capacit´e d’overlap’. Cependant, dans le pire des cas, l’´ecart entre les deux courbes pr´esent´ees `a la Fig. 3.6 est inf´erieur `a 2 % du rapport C∗

ext. `A ce stade du

raisonnement, il est alors utile de rappeler que la r´eduction d’´echelle continuelle des TMOS

0.8 0.6 0.4 0.2 C ex t /C ox -2.5 -2.0 -1.5 -1.0 -0.5 0.0 Tension de grille, V_gb (V) Nldd= 2x10 14 cm-2 Nldd= 1x10 15 cm-2 Vds= 0 V Vds= 1 V n-MOSFET L_g= 0.2 µm tox= 4.5 nm Ns= 4.5 x 10 17 cm-3 N_b= 4 x 1016cm-3 S G D V_g B V_d

FIG. 3.6 : Simulation de la capacit´e extrins`eque C_ext∗ en fonction des tensions de grille Vgb,

et de drain Vds (= Vdb− Vsb). Les r´esultats sont aussi montr´es en tant que fonction de la

3.3. Simulations num´eriques 2D 63 n´ecessite une augmentation des niveaux de dopage de la r´egion de canal et des extensions source/drain, dans le but d’am´eliorer les performances des dispositifs [17]. En cons´equence, d’apr`es nos simulations (Fig. 3.6), il apparaˆıt que n´egliger l’influence de la polarisation du drain sur la capacit´e extrins`eque est une hypoth`ese valide. De toute fac¸on, nous montrerons que si dans le cas d’une technologie CMOS particuli`ere, il s’av`ere n´ecessaire de tenir compte des polarisations source/drain dans le calcul de Cext, (i.e. en r´ealit´e dans le calcul de Cov), le

mod`ele que nous allons pr´esenter peut tr`es facilement ˆetre ´etendu pour prendre en compte non seulement l’influence de Vg, mais aussi celle de Vdou Vs.

En dernier lieu, avant d’expliciter notre nouveau mod`ele, nous allons observer l’influence du ph´enom`ene de d´epl´etion du polysilicium de grille (polyd´epl´etion) sur la capacit´e extrins`eque. A priori, cet effet ne joue un rˆole que pour des tensions de grille correspondant au r´egime intrins`eque [18,19]. Pour se convaincre d´efinitivement que n´egliger la polyd´epl´etion dans le calcul de la capacit´e extrins`eque est justifi´e, nous avons simul´e deux dispositifs caract´eristiques de notre technologie standard (Nldd= 2×1014cm−2), l’un ayant une grille assimil´ee `a un m´etal

et l’autre une grille en polysilicium, ayant un dopage ´equivalent `a Np = 8×1019cm−3. Pr´ecisons

que le dopage du polysilicium est r´ealis´e avec de l’arsenic, i.e. le dopant des r´egions de source et de drain. La Fig. 3.7 pr´esente les r´esultats de cette simulation. Il est clair que la polyd´epl´etion joue un rˆole n´egligeable en ce qui concerne le comportement capacitif extrins`eque. De plus, les niveaux de dopage polysilicium des technologies `a venir n’´etant pas amen´e `a diminuer (les technologues esp´erant au contraire pouvoir l’augmenter), ce constat restera valable pour les g´en´erations futures. 1.0 0.8 0.6 0.4 0.2 (Cdg + Csg ) / C ox 2.0 1.5 1.0 0.5 0.0 -0.5 -1.0 -1.5 -2.0 Tension de grille, V_gb (V)

sans effet de polydéplétion avec effet de polydéplétion n-MOSFET V_db=V_sb=0V L_g = 0.2 µm t_ox= 4.5 nm N_s= 4.5 x 1017cm-3 N_b= 4 x 1016cm-3 N_ldd= 2 x 1014cm-2

FIG. 3.7 : Influence du ph´enom`ene de polyd´epl´etion sur le comportement capacitif global.

3.4 Mod´elisation de la capacit´e extrins`eque