Nous avons d´ej`a succinctement pr´esent´e le TMOS au chapitre pr´ec´edent, en particulier sa structure g´eom´etrique de base, `a la Fig. 2.2. Nous allons maintenant d´ecrire plus en d´etail ces caract´eristiques technologiques. La Fig. 3.1 repr´esente une vue en coupe du transistor n-MOS LDD qui nous a servi de r´ef´erence lors de notre ´etude du comportement extrins`eque.
Les principales caract´eristiques technologiques de ce TMOS sont les suivantes : – L’´epaisseur d’oxyde : tox,
– l’´epaisseur du polysilicium de grille : tpoly,
– la longueur de grille : Lg,
– la profondeur de jonctions source/drain : Xj,
– la longueur de la diffusion lat´erale des r´egions de source/drain : Ld,
– la dose de dopants des zones source/drain : Nj,
– la dose de dopants des extensions des zones source/drain, i.e. des zones LDD : Nldd,
– le niveau de dopage du substrat1: N b,
– et enfin, le niveau dopage du canal : Ns. 1Au cours de ce manuscrit nous appelons N
ale dopage substrat quand celui-ci est similaire `a celui du canal ; dans le cas contraire, i.e. en pr´esence d’un dopage clairement non-uniforme, le dopage substrat est d´enot´e par Nb.
3.2. Pr´esentation du dispositif MOSFET 49 Lg tox tpoly Canal* Ld Xj LDD : Arsenic (2-10x1014cm-2) Substrat : Bore, Nb = 4x1016cm-3 S/D : Arsenic (1015cm-2) *Canal : Bore, Ns = 4.5x1017cm-3
FIG. 3.1 : Repr´esentation en 2D d’un transistor n-MOS de technologie LDD.
Les zones LDD sont un ´el´ement jouant un rˆole majeur dans le comportement extrins`eque du TMOS. Ces zones plus faiblement dop´ees que les r´egions de source et drain, ont ´et´e introduites dans les technologies submicroniques dans le but d’am´eliorer la fiabilit´e et le vieillissement du dispositif. En effet, de par leur plus faible dopage, elles limitent le champ ´electrique `a l’interface Si–SiO2, r´eduisant ainsi le nombre de porteurs chauds susceptibles de d´egrader l’oxyde de
grille. Cependant, comme toujours en physique, ce que l’on gagne d’un c ˆot´e, on le perd de l’autre : si les extensions LDD am´eliorent la fiabilit´e du TMOS, elles r´eduisent en contre-partie ses performances intrins`eques telles que la valeur maximale du courant de drain, la vitesse de commutation, etc. [4]. Elles sont responsables en particulier de l’augmentation de valeur des r´esistances s´eries et de la d´ependance aux tensions externes de la capacit´e extrins`eque. Finalement, nous retrouvons dans cet exemple toute la difficult´e des compromis `a r´ealiser lors de la r´eduction d’´echelle des composants.
3.2.2 Le r´egime extrins`eque
Le fonctionnement du transistor MOS est habituellement divis´e en trois r´egions, la r´egion d’accumulation, de d´epl´etion et d’inversion (cf. Fig. 2.3, chapitre 2). De mani`ere plus g´en´erale, nous pouvons scinder le fonctionnement du TMOS en deux r´egimes, intrins`eque et extrins`eque. Le premier correspond `a la description classique du dispositif, c’est-`a-dire qui ne tient pas compte des ´el´ements parasites qui perturbent et modifient le fonctionnement intrins`eque. Contrairement `a la distinction accumulation–d´epl´etion–inversion, la distinction r´egime intrins`eque/extrins`eque ne repose pas uniquement sur une division de la plage de tension
de grille appliqu´ee au dispositif. Illustrons ceci par un exemple simple : la comparaison du cas de la r´esistance s´erie et de la capacit´e d’overlap. La r´esistance s´erie (en fait la r´esistance extrins`eque) intervient lorsque le dispositif est actif, i.e. quand un courant circule entre la source et la drain, le TMOS est donc en mode d’inversion. De fac¸on tr`es diff´erente, la capacit´e d’overlap — une composante majeure de la capacit´e extrins`eque — joue un rˆole dans le comportement capacitif sur toute la plage de fonctionnement du TMOS, de l’accumulation `a l’inversion. Par contre c’est sa mod´elisation en r´egime sans courant qui en r´ealit´e est un caract`ere extrins`eque, puisque sa valeur en r´egime d’inversion est parfaitement connue uniquement d’apr`es les param`etres technologiques du proc´ed´e de fabrication. En r´esum´e, pour la r´esistance s´erie, r´egime extrins`eque = r´egime d’inversion, tandis que pour la capacit´e d’overlap, r´egime extrins`eque = r´egime sans courant (accumulation et d´epl´etion). Ainsi, il n’est pas possible de d´efinir au sens large la notion de r´egion intrins`eque ou extrins`eque en termes de modes de fonctionnement (i.e. de tension de grille), ce type de d´enomination ´etant directement li´ee `a la grandeur physique ou ´electrique consid´er´ee. En conclusion, il faut donc avoir conscience que le parall`ele classique tendant `a assimiler r´egime sans courant et r´egime extrins`eque est dans l’absolu un raisonnement erron´e.
3.2.3 Les capacit´es parasites
Comme nous l’avons d´ej`a mentionn´e dans l’introduction, l’estimation des capacit´es parasites du TMOS est tr`es importante, notamment en simulation de circuits mixtes. En effet, au sein des TMOS LDD fortement submicroniques, la capacit´e extrins`eque Cext devient une
fraction de plus en plus importante de la capacit´e totale de grille Cox. Ainsi, une mod´elisation
pr´ecise de cette grandeur est maintenant indispensable. Dans un souci de clart´e, au cours de ce manuscrit, nous avons regroup´e sous le terme capacit´e extrins`eque l’ensemble des trois principales capacit´es parasites, `a savoir, la capacit´e d’overlap Cov, la capacit´e de bord
interne Cif (inner fringing capacitance) et la capacit´e de bord externe Cof (outer fringing
capacitance). Cette distinction des diff´erentes composantes de la capacit´e extrins`eque est importante, puisqu’elle est `a la base d’une mod´elisation coh´erente de Cext. Il faut naturellement
que chacune de ces composantes soit correctement d´ecrite pour obtenir un mod`ele viable. C’est ce que nous nous proposons de faire au cours de cette ´etude.
De nombreux auteurs se sont d´ej`a int´eress´es au traitement de la capacit´e extrins`eque [1– 3,5–13]. Cependant, jusqu’`a maintenant, aucun mod`ele simple et disponible dans la litt´erature
3.2. Pr´esentation du dispositif MOSFET 51 ne d´ecrivait correctement toutes les composantes de la capacit´e extrins`eque. Un des premiers mod`eles prenant en compte la d´ependance de la capacit´e d’overlap `a la polarisation de la grille a ´et´e propos´e par CETNERdans [5]. Les r´esultats de ce mod`ele ne sont toutefois pas valables
pour des dispositifs submicroniques.
D’autres approches prenant en compte la d´ependance de Cov vis `a vis de la tension de grille
ont ´et´e d´ecrites en utilisant une relation empirique simple, comme celle pr´esent´ee dans [6,7]. En ce qui concerne la capacit´e de bord interne, seulement deux mod`eles consid`erent les effets de Cif, mais ils ne sont pas valables pour les TMOS fortement submicroniques [8,9]. Bien que
cette capacit´e joue aussi un rˆole dans le comportement capacitif extrins`eque global, mˆeme un mod`ele aussi r´ecent que BSIM4v2 n’en tient pas compte. Cela est d’autant plus surprenant que dans le manuel de ce mˆeme mod`ele [10], il est expliqu´e que cette capacit´e devrait ˆetre prise en compte, et qu’en plus elle est fortement d´ependante de la tension appliqu´ee `a la grille. Comme nous le d´emontrerons par la suite, n´egliger la capacit´e de bord interne engendre des erreurs dans le calcul de la capacit´e extrins`eque quand le TMOS est en r´egime de d´epl´etion.
Un mod`ele compact en charge d´evelopp´e pour les TMOS LDD a ´et´e propos´e par KLEIN
dans [1]. Ce mod`ele a ensuite ´et´e incorpor´e dans BSIM3v3.1 [2]. Bien que ce mod`ele en charge repose sur des hypoth`eses physiques tangibles et soit donc relativement pr´ecis, les r´esultats publi´es montrent cependant clairement que la capacit´e de bord interne n’a pas ´et´e mod´elis´ee. De plus, ce mod`ele est tr`es difficile `a impl´ementer au sein d’un simulateur de circuits, ce qui rend son usage plus ou moins hypoth´etique. Par exemple, nous n’avons pas r´eussi `a tester ce mod`ele sous Mathcad Professionalr, pour diverses raisons : soit nous obtenions des r´esultats
surr´ealistes, soit le simulateur ne convergeait pas.
Dans l’objectif de d´evelopper un nouveau mod`ele de capacit´e extrins`eque, simple et physiquement coh´erent, nous avons tout d’abord grˆace `a de multiples simulations num´eriques 2D (proc´ed´e et dispositif), ´etudi´e le comportement capacitif extrins`eque global. Nous avons ensuite mis au point un nouveau mod`ele semi-empirique d´ecrivant l’´evolution de la capacit´e d’overlap. D’autre part, pour la premi`ere fois en mod´elisation compacte, nous avons pr´esent´e un mod`ele li´e `a la technologie du TMOS, et d´ecrivant la capacit´e de bord interne et sa forte d´ependance `a la tension de grille [14].