Zone de transition

Electronique des circuits numériques Septembre 2008

ELP 304

Cours 3 et 4

Le marché des semi-conducteurs

„ En 2008, les ventes de semi-conducteurs au niveau mondial représentent 268 G$ (+ 5 % /2007). Prévision 2009 : 283 G$ (+ 6 % /2008)

„ Répartition (en % des ventes) :

70%

14%

9%

7%

Circuits intégrés numériques

Circuits intégrés analogiques

Composants discrets et capteurs

Composants opto-

électroniques

Le marché des semi-conducteurs en 2008 Répartition par secteurs d’applications

43.7%

17.0%

7.0%

7.8%

7.3%

17.2%

PC/ordinateurs Téléphonie

mobile

Téléphonie fixe Automobile

Militaire+ divers industrie

Grand public

Le marché des circuits intégrés numériques en 2008

0,1%

Bipolaire

Mémoires

Processeurs

Autres circuits numériques

(ASICs, FPGA, …) MOS (Si)

99,9%

Bipolaire (Si ou SiGe)

31,1%

28,7%

40,1%

Rappels sur le transistor MOS

substrat (NMOS-->dopéP, PMOS-->dopéN )

- -

drain sourc

e

NMOS: diffusion N

PMOS: diffusion P

grille

L W

Polysilicium cristallin Oxyde de silicium (Si0

)

G

D

S

B G B

D

S

V

V

V

V

I

I

Représentation symbolique des transistors MOS

Type N Type P

L

L

Le transistor NMOS

Régime bloqué:

V

< V

(isolation électrique entre drain et source)

Régime passant:

V

> V

- si V

< V

– V

régime ohmique I

= β

(V

– V

– V

/2) V

- si V

> V

– V

régime saturé I

= β

(V

– V

)

/2

V

= tension de seuil β

= μ

C

W/L

R

= 1/β

(V

– V

)

Régime ohmique

Régime saturé

V

I

V

= 5V

V

= 4V

V

= 3 V V

= 2V

V

< V

Pente

1/R

G

D

S B

V G S

V D S

ID S

)

( V

→ ∞

Le transistor PMOS

G B

D

S VGS

VDS

IDS

Régime ohmique Régime saturé

Pente 1/R

I

V

V

= - 5V V

= - 4V V

= - 3V V

= - 2V

V

> V

Régime bloqué:

V

> V

(isolation électrique entre drain et source)

Régime passant:

V

< V

- si V

> V

– V

régime ohmique I

= - β

(V

– V

– V

/2) V

- si V

< V

– V

régime saturé I = -β (V – V )

/2

V

= tension de seuil β

= μ

C

W/L

R

= -1/β

(V

– V

)

)

( V → ∞

Capacités parasites du transistor MOS

Grille

Drain Sourc

e

C

C

Les capacités parasites influent sur les performances dynamiques des opérateurs

Elles sont de deux sortes:

- la capacité de grille (grille-canal ou grille substrat)

C

≈ W L C

Substrat (Bulk)

C

C

- les capacités des jonctions

source-substrat et drain-substrat C

≈ C

≈ W L

C

C

: capacité de jonction

par unité de surface

L'inverseur CMOS

E S

V _DD

G

S D G

S

D

„ Association d’un transistor NMOS et d’un transistor PMOS

„ La sortie S est isolée électriquement de l’entrée E.

„ Étude du fonctionnement en utilisant le

modèle "interrupteur" du transistor MOS

L'inverseur CMOS

E S

V _DD

G

S D G

S

D E=V

1 0

"1" logique sur l'entrée de l'inverseur => "0" en sortie

interrupteur fermé

E = V _DD > V _T => transistor passant I _DS ≠ 0

interrupteur ouvert

E = V _DD ⇒ V _GS = 0 V > V _T => transistor bloqué I _DS = 0

Transistor canal P :

Transistor canal N :

L'inverseur CMOS

E S

V _DD

G

S D G

S

D

"0" logique sur l'entrée de l'inverseur => "1" en interrupteur ouvert

E=V

interrupteur fermé

Transistor canal P :

Transistor canal N :

0 1

=> transistor bloqué I _DS = 0 E = V _SS < V _T

I _DS ≠ 0

=> transistor passant

E = V _SS ⇒ V _GS = − V _DD < V _T

Caractéristique de transfert

seuil

inverseur idéal

V _DD V _DD

2

E

V _DD − V _T V _T

V _DD

S

N M

T _P ohmique T _N bloqué

S = + E V _T

T _P ohmique T _N saturé

S = E − V _T

T _P saturé T _N saturé T _P saturé T _N ohmique T _P bloqué T _N ohmique

E S

G

S D G

S

D

V _DD

V _TN V _TP V _T

N P

= − =

β = β

Zone de transition

Marge de bruit

„ J et K : points de gain unitaire

„ Marge de bruit : un signal parasite à l'entrée est atténué

A. N. pour V

= 1,2 V V

= 0,5 V NM

= NM

# 0,5 V

V _DD V _DD

V _DD

S

E J

K M

N NM ₀

NM ₁

V _DD − V _T V _T

NM NM V _DD V _T

0 1 3 2

= = 8 +

− 1 dE = dS

− 1

dE =

dS

Consommation d'un inverseur CMOS

C

modélise la charge de l'inverseur

L H

H L

Consommation statique :

Consommation dynamique : P _dyn f V C _L

= DD ²

P _stat = 0

E S

V _DD

C _L

Caractéristiques temporelles d'un inverseur CMOS

50%

10%

90%

E

S

50%

E S

t

t

t

t

Sur la sortie:

t

: temps de descente t

: temps de montée Entre E et S:

t

: temps de propagation lorsque S passe de 0 (Low) à 1 (High)

t

: temps de propagation

lorque S passe de 1 à 0

t

=1/2 (t

+ t

)

Calcul du temps de descente (principe)

„ Décharge de la capacité C _L à travers le transistor

V _DD

I _DS

V _DS C _L

D G

S

• Début de décharge : transistor en régime saturé ^V _DS ^{≥ V} _DSsat ^{= V} _DD ^{− V} _T )

(

f ₁ dV _DS dt =

⇒

t

obtenu en intégrant entre 0,9V

et V

-V

dt C dV

I _DS = − _L ^DS

• Fin de décharge : transistor en régime ohmique ^V _DS ^{< V} _DD ^{− V} _T t

obtenu en intégrant entre V

-V

et 0,1V

) (

f ₂ dV _DS dt =

⇒

Calcul du temps de descente (principe)

• t

= t

+ t

t _f ≈ 3 R _{DS 0} C _L A. N. V

= 2 V, V

= 0,75 V

t R C V V

V V

V V

f DS L T DD V

DD T

DD T

DD

= −

− + ⎛ −

⎝ ⎜ ⎞

⎠ ⎟

⎡

⎣ ⎢ ⎤

⎦ ⎥

0 2 0 1 , 19 20

ln ( )

où ₀ 1

T DD

DS V V

R = −

β

=> peut être assimilé au temps de décharge d’un réseau RC

I

V _DD C

R

RC

t _f = ln 9

Calcul de t _f et t _pHL

où ( )

α ₀ 1

TN DD

N N

DS

N R V V

R = −

β

L N

f R C

t = ln 9

R

: résistance équivalente

du transistor NMOS à la descente Transition HL (en sortie) :

décharge de C

à travers TN

C _L

I

V _DD

R _N

Calcul de t _r et t _pLH

Transition LH (en sortie) : charge de C

à travers T

C _L I V _DD

où ^R

V V

DS P 0 = P DD 1 TP

β ( + )

L P L

P DS

r R C R C

t ≈ 3 ₀ = ln 9

R

: résistance équivalente

du transistor PMOS à la montée

A. N. Si β

= β

=> t _r = t _f et t _pLH = t _pHL

Calcul du rapport t _r / t _f

t t

R R

W W

r f

P N

N P

= ≈ 3

• Si L

= L

= L

„ Du point de vue du temps de montée, le transistor PMOS se comporte comme une résistance RP de valeur

DS P

P R

R ~ ₀

„ Du point de vue du temps de descente, le transistor NMOS se comporte comme une résistance RN de valeur R N ~ R DS _{0 N}

R V V C W

DS L

DD T s ox

0 = 1

− =

β β μ

( ) ,

t t

R R

W L W L

r f

P N

N P

Ns N P Ps P N

= = β = β

μ

• Si V

= -V

μ

Représentation simplifiée des transistors MOS dans les schémas CMOS

PMOS

<=>

NMOS

<=>

Opérateurs CMOS élémentaires : NAND

„ Exemple de NAND à 2 entrées

V _DD

A

B S

réseau N réseau P

Structure duale

1

1

• A = B = 1

=> réseau N passant, réseau P bloqué

=> 0 en sortie

0

• A = 0 ou B = 0 0

=> réseau N bloqué, réseau P passant

=> 1 en sortie

1

Opérateurs CMOS élémentaires : NOR

„ Exemple de NOR à 3 entrées

V _DD

A

B

C S

réseau P

réseau N

0

0

• A = B = C = 0 0

=> réseau N bloqué, réseau P passant

=> 1 en sortie

1 1

• A = 1 ou B = 1 ou C = 1

=> réseau N passant, réseau P bloqué

=> 0 en sortie

0

„ Deux approches sont possibles pour construire une fonction logique complexe

1. Utilisation d’une bibliothèque de portes élémentaires (INV, NAND, NOR, ...)

=> pas besoin de connaître la structure des portes

2. Synthèse directe au niveau transistor

=>blocs logiques moins encombrants et plus rapides

=> dépend de l’outil de conception utilisé

Fonctions complexes : synthèse au niveau

transistor ou au niveau porte

Structure générale des opérateurs statiques CMOS

E i

réseau de PMOS

réseau de NMOS

S

V _DD

„ Un seul des réseaux doit être passant

=> même nombre de NMOS et de PMOS

=> structures des 2 réseaux duales

„ Fonction obtenue sous forme complémentée

• NMOS : transmission d’un 0 logique en sortie lorqu’un 1 est appliqué sur sa grille

• PMOS : transmission d’un 1 logique en

sortie lorqu’un 0 est appliqué sur sa grille

Méthode de construction des opérateurs statiques CMOS

„ Si f est un complément => synthèse directe

„ Sinon, synthèse de et faire suivre d’un inverseur

f

„ Construction du réseau NMOS

• placer les transistors N

- en série pour réaliser les fonctions ET

- en parallèle pour réaliser les fonctions OU

„ Construction du réseau PMOS

• placer les transistors P

- en parallèle pour réaliser les fonctions ET

- en série pour réaliser les fonctions OU

Exemple 1

„ Synthèse de

S = f( , , ) A B C = AB + C

A

B

C

S

A B

C

V _DD

V _DD

S

2 couches logiques

Exemple 2

„ Synthèse de

S = f( , , , ) A B C D = A B + C D

S = A + + + B C D

S = ( A + B C )( + D )

A B

C D

S A

B D

C

V _DD

Exemple 3

„ Quelle est la fonction réalisée par ce circuit ?

S B

A

A

B

T T

V _DD

V _DD

V _DD

S = A T + B T

=> MUX 2:1

Opérateurs CMOS à base d'interrupteurs

„ Porte de transfert ou interrupteur MOS

• Porte de transfert NMOS

E S

C

G D S

» C = 0 (V

) =>

E S

» C = 1 (V

) =>

E S

E = V

=> S = V

- V

mais

E S

1

E S

V _DD V _DD − V _TN

V _DD

V _DD − V _TN

Opérateurs CMOS à base d'interrupteurs

• Porte de transfert PMOS

E S

C

G

S D

» C = 1 (V

) =>

E S

» C = 0 (V

) =>

E S

mais

S

E

E S

0 V _DD

V _DD

−V _TP

−V _TP

Porte de transfert CMOS

E S E S

C C

CB

CB

Symbole

• C = 1 et CB = 0, transistors passants

=> E S

• C = 0 et CB = 1, transistors bloqués

=> ^{E S}

S

E

S = E

V _DD

V _DD

Exemple d'utilisation de l'interrupteur CMOS : les opérateurs trois états

Inverseur 3 états

S' S E

T

V _DD

T

• Si T = 1, S = S'

symbole

E S

T

T

Exemple d'utilisation d'opérateurs trois états

„ Structures organisées autour d'un bus

• Possibilité d'accès au bus pour plusieurs unités logiques

• Une seule unité à la fois doit être connectée pour éviter les conflits

Opérateurs 3 états

BUS

Exemple d'utilisation de l'interrupteur CMOS : les fonctions de multiplexage

Réalisation d'un multiplexeur 2 vers 1

S = AT + BT

A

S B

T

S T

A B

symbole

„ Performances statiques similaires à celles de l'inverseur

• Points de fonctionnement (V _SS ,V _DD ) et (V _DD , V _SS )

• Pas de consommation statique

„ Performances dynamiques

• Pour un opérateur constitué d'une couche logique

P _dyn = f V _{S DD} ² C _L

• Pour un opérateur constitué de plusieurs couches logiques ou un circuit complet

P _dyn P _i

i

= ∑

où f

est la fréquence de commutation de l'opérateur (de sa sortie)

Performances des circuits logiques CMOS

(I)

„ Temps de commutation (t _r , t _f )

• Calcul complet trop lourd !

• Calcul des résistances équivalentes des réseaux N et P, R

et R

E i

réseau de PMOS

réseau de NMOS

S

R _r

R _f

C _L

V _DD

9 ln

9 ln

L f

f

L r

r

C R

t

C R t

≈

≈

Performances des circuits logiques CMOS

(II)

Temps de commutation d'une porte NAND2

• Calcul de R _f : résistance équivalente du réseau N pour la descente

L N f

N

f R t NAND R C

R = 2 ⇒ ( 2 ) = 2 ln 9

• Calcul de R _r : résistance équivalente du réseau P pour la montée

2 configurations possibles lorsque l'étage P est passant :

• 1 transistor P passant

L P r

P

r R t NAND R C

R = ⇒ ( 2 ) = ln 9

• 2 transistors P passants en //

L P r

P

r R t NAND R C

R ln 9

2 ) 1

2 (

2

/ ⇒ =

=

• Dissymétrie des temps de commutation t

t

t t

R R

R R

r f

pLH pHL

P N

P N

= = 1

2

1

ou 4

„ Performances duales

• Calcul de R _f : résistance équivalente du réseau N pour la descente

3 configurations possibles lorsque l'étage N est passant :

- 1 transistor N passant R f = R N ⇒ t f ( NOR 3 ) = ln 9 R N C L

» 2 transistors N passants en //

L N N f

f R t NOR R C

R ln 9

2 ) 1

3

2 ⇒ ( =

=

» 3 transistors N passants en //

L N N f

f R t NOR R C

R ln 9

3 ) 1

3

3 ⇒ ( =

=

Temps de commutation d'une porte NOR3

(I)

• Calcul de R _r : résistance équivalente du réseau P pour la montée

L P r

P

r R t NOR R C

R = 3 ⇒ ( 3 ) = 3 ln 9

- Dissymétrie des temps de commutation

t t

t t

R R

R R

R R

r f

pLH pHL

P N

P N

P N

= = 3 ou 6 ou 9

Temps de commutation d'une porte NOR3

(II)

Temps de commutation d’une chaîne logique

„ Les temps de montée et de descente sont ceux de la dernière couche logique

„ Les temps de propagation sont additifs

„ Problème : estimation de C _L

• Analyse de la capacité de charge C _L d’un opérateur logique CMOS

- Capacité de sortie - Capacité d’entrée

- Capacité de charge totale

C _S1

C _{E 2}

C _{E 4} C _{E 3} C _int

2

3 1

4

„ C _L : somme de trois termes

• capacité de sortie C

de l’opérateur

• capacité de ligne ou d’interconnexion

• Σ des capacités d’entrées C

des portes en charge

C _{L 1} = C _{S 1} + C _int + C _{E 2} + C _{E 3} + C _{E 4} + ∑

+

= _{S int E}

L C C C

C

Capacité de charge totale d’un opérateur

CMOS

C _DB

P

C _DB

N

V _DD

„ C _S : ensemble des capacités

parasites vues sur la sortie d’un opérateur, en dynamique

• Capacités de jonctions drain/substrat

C _S = ∑ C _jN + ∑ C _jP pour un opérateur quelconque

C

est proportionnel à la surface des zones de diffusions

Capacité de sortie d’un opérateur CMOS

„ C _E : ensemble des capacités parasites vues sur une entrée d’un opérateur, en dynamique

• Capacités de grille des transistors

• Inverseur CMOS C _E C _G C _G

N P

= +

• Opérateur quelconque

C _E C _G C _G

N P

= ∑ + ∑

C

est proportionnelle à la surface des canaux de conduction

C _GB C _GS

P

+

C _GB C _GS

N

+

C _GD C _GD

N

+

Capacité d’entrée d’un opérateur CMOS

„ C _min : capacité d’entrée d’un inverseur CMOS de taille minimale = capacité de référence

„ Entrance ou fan-in

F C

in C E min

=

„ Sortance ou fan-out

Σ des entrances des opérateurs en charge

+ ∑ +

=

+ ∑ +

=

in min

int S

L

E int

S L

F C

C C

C

C C

C C

out min

int S

L C C C F

C = + +

= ∑ _in

out F

F

Capacité d’entrée minimale

Entrance et sortance

out int

p pS

p t t F

t = + + τ

=>

• F

= sortance de l'opérateur

• τ = retard dû à C

• t

prend en compte les retards intrinsèques de l'opérateur (capacités de jonction)

• t

est proportionnel à la longueur des interconnexions

„ Bibliothèques des fabricants de circuits intégrés

• (τ, t

) pour chaque type d’opérateur

C _S1

C _{E 2}

C _{E 4} C _{E 3} C _int

2

3 1

4 out

min int

S

L C C C F

C = + +

Temps de commutation et sortance

„ Evolution des technologies CMOS

Réduction de L _min dans un rapport k (k = 1,5 tous les 3 ans)

• Complexité : taille des transistors divisée par k

=> complexité accrue dans un rapport k

• Vitesse

vitesse accrue dans un rapport compris entre k et k

• Consommation

Consommation accrue dans un rapport k

à k

à V

constant.

=> facteur limitant de la croissance de la densité d’intégration

L’avenir des circuits CMOS (I)

„ Technologies commercialement disponibles et à venir

• couramment utilisées : CMOS 90 nm/ 65 nm, 11 à 15 niveaux de métal, V

~ 0,8 à 1,1V

=> densité d'intégration : 360 Mtr/cm

(ASIC)

• prochaine génération (2009) : CMOS 50 nm, 12 à 16 niveaux de métal (μP : f

~ 8 GHZ), V

~ 0,8 à 1,0V

=> densité d'intégration : 570 Mtr/cm

(ASIC)

• technologies à l'étude (2020) : CMOS 14 nm, 14 à 18 niveaux de métal, f

~ 75 GHz, V

~ 0,5 à 0,7V

=> densité d'intégration : 7,2 Gtr/cm

(ASIC)

L'avenir des circuits CMOS (II)