9. Convertisseur Analogique - Numérique

Convertisseur Analogique - Numérique 9.

9.1 C

Le temps d’intégration du signal à convertir est comparé au temps d’intégration d’un signal de référence. La plupart de ces convertisseurs sont basés sur le principe de l’intégration double rampe, ou sur un principe qui en découle.

9.1.2 Caractéristiques

Les caractéristiques principales sont les suivantes :

− Haute résolution (Famille de convertisseur la plus précise : 16 bits et plus)

− Haute précision

− Excellente linéarité différentielle et intégrale

− Temps de conversion assez long .. 1ms .. 1s (Une conversion nécessite un temps de 2ⁿ, voire 2ⁿ⁺¹ opérations élémentaires)

− Technologie CMOS

− Applications typiques (Instrumentation de précision, Télémétrie) 9.1.3 Intégrateur analogique à simple rampe

On intègre la tension de référence Uref jusqu’à ce que le résultat u0 atteigne la valeur de uin. Parallèlement, on compte les impulsions délivrées par un circuit d’horloge de fréquence fixe pendant le temps que dure l’intégration de Uref. Comme ce temps est proportionnel à uin, le nombre binaire présent à la sortie numérique à la fin du comptage l’est aussi.

Ce nombre est mémorisé à la fin de chaque cycle de comptage, puis u0 et le compteur sont remis à zéro avant d’entamer un nouveau cycle.

La limitation de la précision de ce type de convertisseur A/N est due aux imprécisions des éléments R et C ainsi qu’aux variations de R avec la température.

C

Horloge

Compteur n bits

&

Latches

Sortie numérique Comparateur

R

Intégrateur -U_ref

U_in Reset

u_o

Figure 9-1 : Intégateur analogique à simple rampe : schéma de principe

Arrêt du comptage

Mémorisation et remise à zéro

t u_o

u_in

T

C R U t t u_{C ref}

⋅ ⋅

= ) (

Figure 9-2 : Intégateur analogique à simple rampe : chronogramme 9.1.4 Intégrateur analogique à double rampe

La conversion se fait en trois étapes :

1. Initialisation de l'intégrateur en appliquant +Uref ou –Uref selon l'état du comparateur.

2. Intégration de la tension d’entrée uin durant un temps T0 fixe (imposé par N0 et fCLOCK).

3. Intégration d’une tension de référence ±Uref de signe opposé à uin durant le temps T1

nécessaire pour ramener la sortie de l’intégrateur à zéro.

Les accroissements de la rampe croissante et de la rampe décroissante étant identiques, on peut écrire :

C R U T C R

u_in T _ref

⋅ ⋅

⋅ =

⋅ ^{0 1} _9.1

ou encore

0 1

N U N

u_in = _ref ⋅ _9.2

avec N0 et N1, les nombres de cycles d’horloge durant respectivement les temps T0 et T1. La sortie N1 du compteur représente donc directement le résultat de la conversion.

En conclusion

1. Le résultat est indépendant de R et de C (précision et variation en fonction de la température).

2. Le résultat dépend d’un rapport de temps et n’est donc pas affecté par une imprécision de la fréquence d’horloge.

Ces convertisseurs sont les plus précis. Ils permettent de dépasser 16 bits.

C₂

Comparateur R

Intégrateur

U_in

U_ref

Logique de contrôle

Horloge Compteur

Latches

Sortie numérique (Ni)

Valeur initiale de comptage -N₀ -U_ref

Figure 9-3 : Intégateur analogique à double rampe : schéma de principe

U_A

C R U t t u_{C in}

⋅ ⋅

= ) (

C R U T U_{A in}

⋅ ⋅

= ⁰

C R

T U t U t

u_{C A ref}

⋅

⋅ −

−

= ⁰

) (

T₀(fixé) T₁

N0 cycles d'horloge (valeur imposée)

N1 cycles d'horloge (valeur fonction de U_in)

Chargement de -N₀ dans le compteur

Arrivée à 0 du compteur

Mémorisation de N₁

u_C(T₀+T₁)=0

t uC(t)

Figure 9-4 : Intégateur analogique à double rampe : chronogramme La Figure 9-5 montre l’effet d’une variation de la tension d’entrée uin.

U_A2

T₀(fixé) T₁

T₂

t

U_in2

u_C

U_A1

U_in1

Figure 9-5 : Intégateur analogique à double rampe : effet d’une variation de Uin

La Figure 9-6 montre l’effet d’une variation des paramètres de l’intégrateur par l’intermédiaire de produit RC pour une même valeur de la tension d’entrée uin

T₀(fixé) T₁ t

RC

R'C' u_C

U_A U'_A

Figure 9-6 : Intégateur analogique à double rampe : effet d’une variation de RC

9.1.5 Intégrateur numérique basé sur un convertisseur N/A

L’intégrateur analogique peut être remplacé par un intégrateur numérique. Une intégration complète est effectuée à chaque cycle de conversion. Les Figure 9-7 et Figure 9-8 illustre la structure adoptée lorsque les échantillons successifs de uin ne sont pas corrélés entre eux.

Horloge

Compteur binaire à n bits

Comparateur

Reset/Start

Sorties numériques

Convertisseur N/A u_in

u_N/A

Figure 9-7 : Intégateur numérique : schéma de principe

t u_N/A

u_in

Figure 9-8 : Intégateur numérique : chronogramme

Une seconde variante est utilisée lorsque les échantillons ne présentent pas de discontinuité (sans saut brutal de la tension). Dans ce cas on parle de convertisseur suiveur ou « tracking converter ».

Horloge

Compteur/Décompteur bimaire à n bits

Comparateur Sorties numériques

Convertisseur N/A u_in

u_N/A

Figure 9-9 : Intégateur numérique : schéma de principe

t u_N/A

u_in

u_N/A

Figure 9-10 : Intégateur numérique : schéma de principe

9.2 C

«

»

9.2.1 Description

Le convertisseur incrémental est dérivé de l’intégrateur double rampe. Il utilise le principe des capacités commutées et est donc particulièrement bien adapté à une réalisation monolithique en technologie CMOS.

L’idée de base consiste à effectuer les intégrations par pas discrets, en transférant des charges à l’aide de capacités commutées.

L’intégration de uin se fait en 2ⁿ pas discrets en transférant vers la sortie 2ⁿ fois une charge élémentaire de valeur [–uin⋅C1]. A chaque pas, la tension de sortie s’accroît d’une valeur +uin⋅C1/C2. L’intégration de –Uref se fait en transférant vers la sortie N fois une charge élémentaire de valeur [+Uref⋅C1]. A chaque pas, la tension de sortie décroît d’une valeur -Uref⋅C1/C2.

Le nombre N correspond au nombre de pas nécessaires pour que le bilan total des charges transférées soit nul. Idéalement, le bilan des charges pourrait donc s’écrire :

0 ) (

) (

2ⁿ⋅ −u_in⋅C₁ +N⋅ U_ref ⋅C₁ = _9.3

et donc

ref n in

U

N =2 ⋅ u _9.4

En réalité, comme on travaille par pas discrets, N peut être entaché d’une erreur comprise entre 0 et 1, ce qui correspond à 1 LSB.

Le résultat de la conversion s’obtient simplement en effectuant le comptage binaire de N.

C₂

Compteur n bits

&

Latches

Sortie numérique Comparateur

u_in U_ref

I₅ I₄ I₁

I₂ I₃

I₆

Logique de commande I₁

I2

I3

I₄ I5

I6

C₁

Figure 9-11 : Convertisseur à équilibre de charge ou “incrémental”

Pour ce type de convertisseur, il n’est pas possible de travailler de la même façon qu’avec le convertisseur à double rampe analogique, et d’effectuer la totalité de l’intégration de uin dans une

première étape, suivie de la totalité de l’intégration de –Uref dans une deuxième étape. En effet, après les 2ⁿ pas de la première étape, la tension de sortie de l’amplificateur opérationnel serait :

2

2 1

C u C

u_out = ⁿ⋅ _in⋅ _9.5

Lorsque uin est proche de la valeur de Uref, la tension de sortie atteindrait des valeurs gigantesques, à moins de travailler avec une tension de référence extrêmement faible, ou avec un rapport de capacités très élevé. Dans les deux cas c’est impossible pour des raisons de bruit, de précision ou de surface de silicium.

La solution adoptée consiste à entrelacer l’intégration de uin avec celle de –Uref. L’algorithme commence par transférer à la sortie une charge [+Uref⋅C1], ce qui amène la tension de sortie à la valeur négative –Uref⋅C1/C2. On transfert ensuite la charge [–uin⋅C1] un nombre de fois suffisant pour que la tension de sortie, qui s’accroît à chaque pas d’une valeur uin⋅C1/C2 repasse par zéro. A ce moment on transfert une nouvelle charge [+Uref⋅C1], ce qui décale à nouveau la tension de sortie d’une valeur –Uref⋅C1/C2 et la ramène à une valeur négative. On reprend alors le transfert des charges [–uin⋅C1]. L’opération se poursuit de la même façon jusqu’au moment où on a transféré 2ⁿ fois la charge [–uin⋅C1]. Il suffit de compter le nombre N de fois que la charge [+Uref⋅C1] a été transférée pour obtenir le résultat de la conversion.

Au moment de l’arrêt du transfert de charges, la tension résiduelle de sortie vaut :

2 1 2

2 1

C U C C N

u C

u_out = ⁿ⋅ _in⋅ − ⋅ _ref ⋅ _9.6

d’où on déduit comme précédemment ε

+

⋅

=

ref n in

U

N 2 u , avec 0≤ε≤1 _9.7

u_out

t

-U_refC₁ C₂

u_inC₁ C₂

N=1 N=2 N=3 N=4

u'_in deux fois plus grand que u_in

Figure 9-12 : Détail du transferts de charge : chronogramme Les caractéristiques principales du convertisseur à transfert de charge sont

− La précision est indépendante du rapport C1/C2

− La précision dépend de l’offset du comparateur et de « l’injection d’horloge » des

commutateurs MOS. Ces deux effets peuvent toutefois être compensés par des techniques spéciales, qui ne seront pas abordés ici

− Ces convertisseurs peuvent atteindre 16 bits de résolution en version monolithique (intégrée), et ceci sans aucun ajustement.

9.2.2 Détail du transfert de charge

1. Intégration de la tension d’entrée uin

C₂ u_in

U_ref

I₅ I₄ I₁

I₂ I₃

I₆

C₁

Figure 9-13 : Détail du transfert de charge : intégration de +uin (première phase)

1 1

1

C u Q

u u

in C

in C

⋅

=

= 9.8

C₂ u_in

U_ref

I₅ I₄ I₁

I₂ I₃

I₆

C₁

Figure 9-14 : Détail du transfert de charge : intégration de +uin (deuxième phase)

1 1

2 2

' 1 1

0 0

C u Q C u Q Q u

in C out

C C C

⋅

=

=

⋅

=

→

→

9.9

En fait uout est un incrément, à chaque intégration, de uin. On peut écrire Δuout=uin⋅C1/C2. 2. Intégration de la tension de référence Uref

C₂ u_in

U_ref

I₅ I₄ I₁

I₂ I₃

I₆

C₁

u₀

Figure 9-15 : Détail du transfert de charge : intégration de -Uref (première phase)

0 0

1 1

→

=

C C

Q

u 9.10

C₂ u_in

U_ref

I₅ I₄ I₁

I₂ I₃

I₆

C₁

u0

Figure 9-16 : Détail du transfert de charge : intégration de -Uref (deuxième phase)

2 1 1

2

2 2 1 1

1

C U C u

Q Q

C u Q

C U Q

U u

ref out

C C

C out

ref C

ref C

−

= Δ

⇒

= Δ

−Δ

= Δ

⋅

→

=

9.11

Le signe de la variation de tension de sortie à chaque pas d’intégration dépend de l’ordre dans lequel les commutateurs sont ouverts et fermés.

9.3 C

La gamme totale disponible est divisée en 2 parties égales; on situe ensuite le signal à convertir dans une des deux parties, ce qui fixe la valeur du bit le plus élevé. La gamme restante est à nouveau divisée en 2 parties égales pour y situer le signal d’entrée, et ainsi de suite.

9.3.2 Caractéristiques

Les caractéristiques principales sont les suivantes :

− Résolution moyenne : La résolution typique se situe dans la plage de 8 à 16 bits. Elle dépend essentiellement du convertisseur N/A utilisé dans le système.

− Temps de conversion moyen : Le temps de conversion typique est de l’ordre de 1us à 100us

Une conversion nécessite n cycles successifs (pour n bits)

− Technologie : MOS (sous-ensemble d’un circuit MOS pour le traitement du signal, ou circuit standard micro puissance)

BIPOLAIRE (circuit standard rapide)

− Applications typiques : Télécommunications Traitement du signal Interface microprocesseur

Les convertisseurs à approximations successives représentent un excellent compromis précision/vitesse/prix. Ils représentent la majorité des convertisseurs à usage général.

9.3.3 Principe général

Les convertisseurs A/N à approximations successives sont des systèmes bouclés construits autour d’un convertisseur N/A. Une conversion à n bits se fait en n étapes successives. Chaque étape permet de fixer un des bits du mot binaire, en partant du MSB et en terminant par le LSB.

En accord avec l'entrée de commande S (Start conversion), l'élément de maintien (SHA : Sample and Hold) est placé en mode mémorisation (Hold) et tout les bits du registre d'approximations successives (SAR : Successive Approximation Register) sont placés à "0", à l'exception du MSB qui lui est placé à "1". La sortie du registre d'approximations successives commande le convertisseur N/A par ses entrées digitales. Si la sortie du convertisseur N/A est supérieure au signal analogique d'entrée, le MSB du SAR est placé à "0", ceci jusqu'à la fin de la conversion. Dans le cas inverse, il est maintenu à 1 jusqu'à la fin de la conversion. Le processus est répété pour chaque bit, dans le sens décroissance de leur poids. Une fois que tous les bits ont été testés et maintenus à la valeur appropriée, le SAR active un signal de fin de conversion CC (Conversion Complete). Le contenu du SAR correspond alors à la valeur numérique de conversion du signal d'entrée.

Une conversion de n bits demande au minimum n étapes, mais contrairement à ce que l'on pourrait croire, le temps de conversion d'un convertisseur 16 bits est beaucoup plus grand que le double de celui d'un convertisseur 8 bits. Plus le nombre de bit de conversion est élevé, plus le temps de conversion est important. En effet, la précision de la conversion dépend de la qualité du convertisseur N/A. Par conséquent plus le convertisseur contient de bits, plus le temps nécessaire à atteindre une précision équivalente demande de temps.

Logique de contrôle

Comparateur MSB

LSB

Convertisseur N/A

u_in Registre

de décision (Mémoire)

Registre de test

(Registre à décalage)

SAH

Elément de maintien S

CC

SAR Registre à approximations successives

Figure 9-17 : Convertisseur à approximations successives

La Figure 9-18 présente un exemple de parcours de décision et contenus successifs de registre pour une tension d’entrée uin quelconque.

1111 1110 1101 1100 1011 1010 1001 1000 0111 0110 0101 0100 0011 0010 0001 0000 1111 1101 1011 1001 0111 0101 0011 0001 0110

0010 1100

0100 1000

1110

1010

0 0 0 0 0

0 0

1 1

0 0 0 0

0 1

0 1

1 0 0 0

1 0

0 1

1 0 0 1

0 0

0 1

1 0 0 0

0 0 0

Registre de test Registre de décision (mémorisation)

Registre de la conversion

t u_in

u_in

Figure 9-18 : Arbre de décision

9.3.4 Convertisseur à échelle de résistances ou « potentiométrique »

U_ref

3R/2

R

R

R

R

R

R

Logique de contrôle

R/2

SAH uin

Figure 9-19 : Convertisseur à échelle de résistances

Les résistances terminales de valeurs R/2 et 3R/2 provoquent un décalage de la courbe de réponse 1/2LSB, ce qui supprime l’offset de cette courbe.

9.3.5 Convertisseur à capacités pondérées

Pour des raisons de coût de fabrication, le convertisseur N/A utilisé est souvent de type à capacités commutées (ou redistribution de charge). L'avantage de ce type de convertisseur est que leur précision et leur linéarité sont principalement déterminées par photolithographie, laquelle permet un excellent contrôle des condensateurs plan ainsi que de leur appariement. De plus de petites capacités peuvent être placées en parallèle avec les capacités principales par l'intermédiaire de commutateurs qui seront activés ou non lors de routine d'auto-calibration.

De plus le coefficient en température différentielle entre capacités peut être meilleur que 1ppm/°C, ce qui offre une excellente stabilité en température.

1. Échantillonnage de la tension uin

− état des interrupteurs

0 1

...

, , ,

0 _{0 1 1} = ⇒ =

= et d d d_n− u_c S

− tous les condensateurs se chargent à uin C C C C

C C C

C

C= _tot= + + + + + _n− + _n− = ⋅

∑

d_n-1 S

d_n-2 d₀ S

S

u_in

U_ref

C C/2 C/2^n-1 C/2^n-1

Vers logique de contrôle Comparateur

uC=0

Figure 9-20 : Convertisseur à capacité pondérées : échantillonnage de la tension uin

2. Mémorisation de –uin à l’entrée du comparateur

− état des interrupteurs

in c

n u u

d d d et

S=1, ₀, ₁,... ₋₁ =0 ⇒ =−

d_n-1 S

d_n-2 d₀ S

S

u_in

U_ref

C C/2 C/2^n-1 C/2^n-1

Vers logique de contrôle Comparateur

u_C=-u_in

Figure 9-21 : Convertisseur à capacité pondérées : mémorisation de –uin à l’entrée du comparateur 3. Approximations successives par redistribution de charges

d_n-1 S

d_n-2 d₀ S

S

u_in

U_ref

C C/2 C/2^n-1 C/2^n-1

Vers logique de contrôle Comparateur

uC=-uin+Uref/2

Figure 9-22 : Convertisseur à capacités pondérées : redistribution de charge avec dn-1 commuté sur Uref

On commence par connecter dn-1 à la référence de tension Uref, tandis que tous les autres commutateurs restent connecté à zéro. La tension à l’entrée du comparateur s’accroît d’une valeur

2

ref tot ref c

U C U C

u = ⋅ =

Δ _9.12

La tension à l’entrée du comparateur voudra donc (principe de superposition)

in ref

c U u

u = −

2 ^9.13

Si cette valeur est positive uin est inférieure à Uref/2 ⇒ le MSB est fixé à « 0 » (le commutateur dn-1

revient à la masse et uc redevient égal à -uin

Si cette valeur est négative, uin est supérieure à Uref/2 ⇒ le MSB est fixé à « 1 » (le commutateur dn- 1 reste connecté à Uref).

Le processus est poursuivi successivement avec chaque capacité, à l’exception de la dernière dont le commutateur S reste toujours connecté à la masse durant cette phase.

A la fin de n étapes d’approximation, la tension à l’entrée du comparateur vaut

in n n

n ref

c U d d d u

u = ⋅ ₋ + ₋ +...+ ₋ )− 2

(2

2 ^{2 1}

1 1

0 9.14

Cette valeur résiduelle est inférieure à 1 LSB

Pour ce type de convertisseur, les caractéristiques principales sont les suivantes :

− Convertisseur très bien adapté à une réalisation monolithique en technologie MOS.

− Très peu sensible aux capacités parasites, puisque toutes les capacités ont une borne à la terre.

− Précision essentiellement limitée par l’appariement des capacités. Typiquement 10 bits.

− Un « Sample & Hold » extérieur est inutile, puisque la fonction d’échantillonnage préliminaire est inhérente au processus de conversion (mémorisation).

Pour exemple, prenons un convertisseur à capacité pondérée de 4 bits, la succession des états de ce dernier, pour une tension d'entrée donnée sont, les suivants :

d₂=0 d₁=0 d₀=0

d₃=0 d₂=1 d₁=0 d₀=0

d₃=0 d₂=1 d₁=1 d₀=0

d₃=0 d₂=1 d₁=1 d₀=1

d₃=0 d₂=1 d₁=1 d₀=0 u_in

U_ref

t

-u_in>0 2 U_ref

-u_in<0 4 U_ref

-u_in<0 8 3U_ref

-u_in>0 16 7U_ref

d₃=1 d₃=0

Erreur résiduelle < 1LSB

Résultat de la conversion

Figure 9-23 : Convertisseur à capacités pondérées : exemple

9.3.6 Convertisseur « cyclique » ou « algorithmique »

Dans les algorithmes précédents, uin est comparée successivement à une fraction binaire de Uref de plus en plus précise. Dans un convertisseur cyclique ou algorithmique, on situe uin dans un segment de plus en plus précis de Uref. Seule la partie uc de uin située dans ce segment est comparée au segment lui-même.

9.3.6.1 Première variante : cycles à division de référence

d_n-1 S₀

d_n-2 d₀ S0

S1

U_ref

C C/2 C/2^n-1 C/2^n-1

-u_C

R C

R

S₃

uin

S₂

uC[SH]

Figure 9-24 : Convertisseur cyclique ou algorithmique à capacités pondérées

1^er cycle uin doit être située dans une des deux moitiés du segment Uref. Pour déterminer laquelle, on compare uin à Uref/2

2 0

>?

− ^ref

in

u U

si oui uin est située dans la moitié supérieure de l’échelle. Dans ce cas : - dn-1 , c’est-à-dire le MSB = 1

- on ne retient de uin que la partie uc qui dépasse Uref/2, c’est-à-dire uc=(uin- Uref/2), afin de la situer dans une des deux moitiés d’un segment Uref/2 lors du pas suivant.

si non uin est située dans la moitié inférieure de l’échelle. Dans ce cas : - dn-1 , c’est-à-dire le MSB = 0

- on ne retient de uin que la partie uc située entre 0 et Uref/2, c’est-à-dire uc=uin, afin de la situer dans une des deux moitiés d’un segment Uref/2 lors du pas suivant.

Au terme du premier cycle, on transmet donc vers le cycle suivant une partie uc de uin telle que :

1 2

ref n in c

d U u

u = − ₋ ⋅

2^er cycle uc doit être située dans une des deux moitiés du segment Uref/2. Pour déterminer laquelle, on compare uc à Uref/4

4 0

>?

− ^ref

c

u U

si oui uc est située dans la moitié supérieure du segment. Dans ce cas : - dn-2 = 1

- on ne retient de uc que la partie qui dépasse Uref/4, c’est-à-dire uc prend une nouvelle valeur uc'=(uc-Uref/4), afin de la situer dans une des deux moitiés d’un segment Uref/4 lors du pas suivant.

si non uc est située dans la moitié inférieure du segment. Dans ce cas : - dn-2 = 0

- on ne retient de uc que la partie entre 0 et Uref/4, c’est-à-dire uc garde la valeur uc’=uc, afin de la situer dans une des deux moitiés d’un segment Uref/4 lors du pas suivant.

Au terme du second cycle, on transmet donc vers le cycle suivant une partie uc' de uc telle que :

4 2

4

2 1

'

2 '

ref n ref n in c

ref n c c

d U d U

u u

d U u u

⋅

−

⋅

−

=

⋅

−

=

−

−

−

cycle suivant Le même processus est répété n fois, ce qui permet de fixer la valeur de n bits et de localiser uin dans un segment d’amplitude Uref/2ⁿ

Pour exemple, prenons un convertisseur à capacité pondérée de 4 bits, la succession des états de ce dernier, pour une tension d'entrée donnée sont, les suivants :

d₂=0 d₁=0 d₀=0

d₃= d₂=1 d₁=0 d₀=0

d₃=1 d₂=0 d₁=1 d₀=0

d₃=1 d₂=0 d₁=0 d₀=1

d₃=1 d₂=0 d₁=0 d₀=1 u_in

U_ref

d₃=1 d₃=1 t

Erreur résiduelle < 1LSB

Résultat de la conversion

>0 2 U_ref u_in- uC=

<0 4 U_ref uC- u'_C=

>0 16

U_ref uC-

16 9U_ref u'''_C= =u_in-

<0 8 Uref

u_C- u''_C=

Figure 9-25 : Cycles à division de référence : exemple

9.3.6.2 Deuxième variante : cycles à multiplication de la différence

Une variante intéressante et extrêmement utilisée consiste à ne pas diviser Uref par les puissances successives de 2, mais plutôt à multiplier uin ou uc par 2 à chaque cycle, ce qui revient évidemment au même dans les opérations de comparaison. Hormis ce détail, l’algorithme est absolument identique au précédent

u_in Sample

&

Hold x2

U_ref

Comparateur Registres

et logique de contrôle

Sortie binaire

Σ

u_C

Figure 9-26 : Convertisseur “cyclique” ou “algorithmique” : schéma de principe

La réalisation des sous-ensembles constituant ce type de convertisseur est d’une part le Sample &

Hold illustré à la Figure 9-27 et d’autre part la multiplication par 2 et la soustraction représentée à la Figure 9-28.

Le fonctionnement du Sample & Hold peut se résumer aux points suivants : 1. S1 fermé – S2 ouvert ⇒ C se charge à uin et uout=0

2. S1 ouvert – S2 fermé ⇒ C reste chargée à uin ⇒ uout=uin

C

S₁ S₁ S₂

u_in u₀

Figure 9-27 : Convertisseur “cyclique” ou “algorithmique” : sample & hold

C

S₁ S₁ S₂

u_in

u₀

S₁

S₂S₃

C u_C2 u_C1

S₂S₃

U_ref

Figure 9-28 : Convertisseur “cyclique” ou “algorithmique” : multiplication par 2 et soustraction

Le fonctionnement de la multiplication et de la soustraction peut être défini par les points suivants : 1. S1 fermé – S2 ouvert ⇒ uC1=uC2=uin et uout=0V

2. S1 ouvert – S2 fermé ⇒ uC1 et uC2 inchangés, mais uout=uC1=uin

Superposition de l’effet de S3

S3="0" ⇒ transfert des charges de la capacité du bas dans la capacité du haut :

uC2=0V , uC1→uC1+uC2 et uout=uC1=2uin

S3="1" ⇒ uC2 passe de uin à Uref ⇒ ΔuC2=Uref-uin

Les charges injectées dans la capacité du bas sont soutirées à la capacité du haut par l'amplificateur opérationnel ⇒ ΔuC1=-ΔuC2

⇒ uout=uC1=2uin-Uref

Finalement :

uout=2uin-S3Uref

Pour exemple, prenons un convertisseur à capacité pondérée de 4 bits, la succession des états de ce dernier, pour une tension d'entrée donnée, sont les suivants :

d₃= d₃=1 d₂=0

d₃=1 d₂=0 d₁=0

d₃=1 d₂=0 d₁=0 d₀=1 u_in

U_ref

d₃=1 t

Erreur résiduelle rapportée à 16u_in < Uref

Résultat de la conversion 2u_in

u_C=2u_in-U_ref>0

u'C=2uC

S₃=1 S₃=0 S₃=0 S₃=1

u''_C=2u'_C

u'''C=2u''C

2uC-Uref<0

2u'_C-U_ref<0

u^IVC=2u''C-Uref>0

2uIV C

u^VC=2u^IVC-Uref>0

u''C=2u'C

Figure 9-29 : Cycles à multiplication de la différence : exemple 9.3.7 Chronogramme

La Figure 9-30 montre le chronogramme le plus courant de la commande d'un convertisseur à approximations successives. Il correspond demande d'acquisition simple. Le temps de conversion est directement lié à la période du clock (non représenté), au nombre de bits ainsi qu'au type d'algorithme utilisé.

Figure 9-30 : Convertisseur à approximations successives : Chronogramme général

Les signaux principaux sont

CONVST : Start conversion. Le flanc descendant de ce signal place l'échantillonneur – bloqueur en mode mémorisation, ceci jusq'à la fin de la conversion

BUSY : Occupé. Ce signal passe à l'état logique H lorsque qu'une acquisition est en cours. Le flanc descendant indique que la conversion est effectuée et que le résultat est disponible.

RD

CS, : Chip Select et Read permettent la sélection du convertisseur et la mise sur le bus du résultat de la conversion. Lorsque ces signaux ne sont pas actifs, le bus se trouve à haute impédance.

9.4 C

« FLASH »

9.4.1 Fonctionnement

La gamme totale de tension disponible, fixée par la tension de référence Uref est divisée en 2ⁿ parties égales à l’aide d’une chaîne de 2ⁿ résistances identiques. On situe ensuite le signal à convertir dans un des 2ⁿ segments à l’aide de 2^n-1 comparateurs. La conversion est effectuée en une seule étape, mais le résultat disponible à la sortie des comparateurs doit encore être encodé à l’aide d’une logique très rapide afin d’être délivré à la sortie sous forme d’un nombre arithmétique binaire de n bits.

9.4.2 Caractéristiques

Les caractéristiques principales sont les suivantes :

− Faible résolution

− Haute précision

: La résolution est limitée par la taille du circuit qui utilise un très grand nombre de composants, ainsi que par la puissance dissipée. Un convertisseur FLASH typique nécessite 2ⁿ-1 comparateurs et 2ⁿ résistances de précision.

La résolution typique se situe dans la plage 6 bits à 8 bits

− Temps de conversion très court : Une conversion s’effectue en un seul cycle. Le temps de conversion est de l’ordre de 10ns à 1us

− Capacitance d'entrée Capacité parasite élevée

− Consommation Dissipation de puissance élevée

− Technologie : CMOS

BiCMOS Bipolaire

− Applications typiques : Radar

traitement numérique rapide du signal (vidéo, etc

…) Les convertisseurs FLASH sont les plus rapides.

u_in U_ref

Encoder Sortie n bits

R/2 R R R

R R R 3R/2

Figure 9-31 : Convertisseur “FLASH”

9.5 C

« PIPELINE »

Au lieu de traiter un échantillon du signal dans un seul étage au cours de n cycles successifs, on utilise n étages en cascade. L’étage de rang « i » est chargé de déterminer le bit de poids (n-i).

Pour convertir n bits, n étages en cascade sont nécessaires. Chaque étage a une structure comparable à celle du convertisseur à approximations successives. Toutefois, au lieu de ramener le résultat d'un cycle à l'entrée du même circuit, on l'introduit à l'entrée du circuit suivant, tandis que le premier circuit reçoit un nouvel échantillon.

Chaque étage est responsable de l'obtention d'un bit ou plusieurs bits, le premier étage fournit le MSB, le dernier le LSB. Tous les étages travaillent en parallèle et traitent des échantillons décalés dans le temps.

S/H

Etage 1

S/H

Etage 2

S/H

Etage 3

S/H

Etage 4 u_in

Clock

b_1,n

b_1,2

b_1,1

b_2,n-1

b_2,2

b_2,1

b_3,n-2

b_3,2

b_3,1 b_n,1

Sortie n-bits

débit : n bits à chaque cycle de Clock délai entrée/sortie : n cycles de Clock

Figure 9-32 : Convertisseur “PIPELINE”

Le convertisseur "pipeline" est très rapide dans la mesure où il échantillonne le signal à convertir pratiquement à la même fréquence qu'un convertisseur FLASH et délivre le résultat de la conversion à la même cadence (même débit). Le résultat de la conversion d'un échantillon déterminé n'est toutefois disponible qu'après n cycles.

La Figure 9-33 montre le chronogramme d'un convertisseur 12 bits en configuration pipe-line avec l'acquisition de 2 bits par étage. On voit donc que le résultat d'une acquisition n'est disponible qu'après 6 périodes d'horloge.

Figure 9-33 : Convertisseur “PIPELINE”: Chronogramme

9.6 C

« SUBRANGING »

9.6.1 Exemple : Le convertisseur « SEMI-FLASH »

Au lieu de réaliser la conversion de n bits en une étape, on effectue 2 étapes qui fournissent chacune n/2 bits. Le nombre de composants de chaque convertisseur FLASH est considérablement réduit : pour un total de 8 bits, chaque convertisseur FLASH de 4 bits travaille seulement sur 16 niveaux au lieu de 256.

Sample

&

Hold Σ

A/D flash

4 bits D/A 4 bits A/D flash

4 bits

4MSB 4LSB

Sortie 8 bits

Figure 9-34 : Convertisseur “SEMI-FLASH”

Il faut remarquer que la résolution de chaque convertisseur FLASH est seulement de 4 bits, mais leur précision (c'est-à-dire le niveau de décision pour chaque incrément de 1 LSB doit être de 8 bits.

Les exigences sur la précision des résistances et de l'offset des comparateurs sont donc identiques à celles d'un convertisseur FLASH 8 bits.

Ce convertisseur possède plusieurs variantes :

− en ajoutant un Sample & Hold (S/H) entre deux étages ainsi qu'un latch à la sortie, on peut le faire fonctionner en mode PIPE-LINE.

− en ajoutant un S/H à la sortie du premier étage, on peut boucler la sortie sur l'entrée et supprimer le deuxième étage. Le convertisseur fonctionne ainsi suivant le mode de l'approximation successive.

Ce type de convertisseur est de plus en plus utilisé. Il représente un excellent compromis rapidité/prix/surface pour les applications qui se contentent de 8 bits (typiquement les applications vidéo grand public).

9.7 C

Au vu de ce qui a été décrit dans cette section concernant les convertisseurs N/A, on peut esquisser la répartition, illustrée à la Figure 9-35 , des performances de résolution en fonction de la bande passante

Sigma-Delta

Approximations sucessives

Subranging Pipeline

Flash Intégration

double rampe

Résolution

Largeur de bande Figure 9-35 : Résolution des convertisseurs N/A en fonction de leur bande passante

9.8 D

.

ADS7807 : Convertisseur A/N à approximations successives par redistribution de charge ADL500 : Convertisseur A/N à intégration à double rampes

AD875 : Convertisseur A/N pipeline AD9000 : Convertisseur A/N Flash 6 bits

ADC0820 : Convertisseur A/N subranging ou Semi-flash ADS1252 : Convertisseur A/N Sigma-Delta

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