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A methodology for analysis and verification of the substrate noise coupling in HV/HT integrated circuits
for automotive applications
Yasser Moursy
To cite this version:
Yasser Moursy. A methodology for analysis and verification of the substrate noise coupling in HV/HT integrated circuits for automotive applications. Embedded Systems. Université Pierre et Marie Curie - Paris VI, 2016. English. �NNT : 2016PA066099�. �tel-01636168�
TH`ESE DE DOCTORAT DE L’UNIVERSIT´E PIERRE ET MARIE CURIE
Sp´ecialit´e: Informatique, T´el´ecommunication et ´Electronique
Ecole Doctorale Informatique, T´el´ecommunication et ´´ Electronique
Pr´esent´ee par: Yasser MOURSY
Pour obtenir le grade de
Docteur de l’Universit´e Pierre et Marie Curie
Une m´ethodologie de conception pour l’immunisation des circuits int´egr´es HV/HT contre les couplages de substrat pour les
applications automobiles
Soutenue le 20 Mai 2016 devant le jury compos´e de:
M. Robert SOBOT ENSEA Rapporteur
M. Ga¨el PILLONNET CEA-LETI Rapporteur
M. Andreas KAISER ISEN Examinateur
M. Bruno ALLARD INSA Lyon Examinateur
M. Habib MEHREZ UPMC Examinateur
Mme. Marie-Minerve LOU¨ERAT CNRS Directeur de th`ese
M. Pierre TISSERAND Valeo Examinateur
M. Ramy ISKANDER UPMC co-encadrant de th`ese
Ph.D. THESIS OF PIERRE AND MARIE CURIE UNIVERSITY
Department: Electronics, Telecommunications and Computer Science
Presented by:
Yasser MOURSY
Submitted to obtain the PhD degree from:
University of Pierre and Marie Curie
A methodology for analysis and verification of the substrate noise coupling in HV/HT integrated circuits for automotive applications
Defense date: 20 May 2016 Committee in charge:
M. Robert SOBOT ENSEA Reviewer
M. Ga¨el PILLONNET CEA-LETI Reviewer
M. Andreas KAISER ISEN Examiner
M. Bruno ALLARD INSA Lyon Examiner
M. Habib MEHREZ UPMC Examiner
Mme. Marie-Minerve LOU¨ERAT CNRS Thesis advisor
M. Pierre TISSERAND Valeo Examiner
M. Ramy ISKANDER UPMC Thesis co-advisor
”To my beloved family”
Acknowledgements
All praise be to God, the lord of the worlds, most Gracious, most merciful.
I would like to express my gratitude to my direct supervisor, Dr.
Ramy Iskander, who selected me to pursue my PhD in LIP6. He allowed me to participate in an European project in which I got great knowledge as it comprises leading companies and research institutes in the electronics field. He put all his effort to create a successful project with a creditable research work. I wish him all the best in his future company.
I would like to express my deep thankfulness to my supervisor, Dr.
Marie-Minerve Louerat. The one who supported me since the first day in my PhD. Despite of her responsibilities, she had the time to ask me about the work and the family. She provided many technical notes that helped me to improve my work. I appreciate her great effort especially at the last days of the thesis work.
Words can not express my appreciation to Mr. Vanni Poletto. He taught me how to design circuits and how to investigate problems.
He allowed me to work in STMicroelectronics in Italy and gave me advice on system and circuit level design. He is a really very expe- rienced and of a great knowledge. I was fortunate to work in such wonderful, thoughtful environment at the Automotive product group (APG) team. I would like to thank them for their warm hospitality.
I would like to thank the AUTOMICS project consortium for all their discussions and notes that shape this thesis and gave me the starting points in my research. I would like to give a special appreciation to Mr. Pierre Tisserand who conducted a lot of technical discussions with our team. Also, I would like to thank the EPFL team for their close cooperation, Prof. Maher Kayal, Camillo Stefanucci, and Pietro Buccella.
I really appreciate the encouragement from my professors during this PhD, Dr. Hassan AbouShady, Prof. Sayed Eid, Prof. Ahmed Sultan and the late Prof. Ahmed Aboulseoud.
Many thanks to my colleges who helped me during this work, Akram Malak and Dr. Raouf Khalil. I would like to thank my fellow graduate students, Hao Zou, Tamer Badran, Islam Eshra, Mohamed Bedir, Alhassan Hadia, Dr. Karim EL-Shafay. Special thanks to my friend Andrii Dudka, who passed away in a car accident. He represented the pure meaning of kindness and helpfulness.
Finally, the one who suffered along this tough period and I would give them the credit of this work, my family. My wife, Shadwa, who left her home and traveled abroad to just support me and take care of our kids, Youssef and Nada. Really, I owe you a lot. My father, mother, and sister who encouraged me a lot during tough periods to continue and never give up. Also, thanks to Shadwa’s family and their support.
The meaning of love can be expressed in one word, family.
Abstract
Automotive industry is a growing market for smart power integrated circuits (ICs). The smart power ICs miniaturize the electronic systems and improve their functionality for the vehicles. Product robustness and reliability in smart power ICs are vital aspects in automotive applications. However, failures due to substrate noise coupling are still reported in tests after fabrication. The sources of this noise are the injection of majority and minority carriers in the substrate. The majority carriers propagation is well modeled, however, the minority carriers propagation can not be modeled by the conventional modeling techniques.
In the first part of this work, we explore a new modeling technique proposed by a research group in EPFL. It relies on models that are capable of maintaining the minority carriers concentration and gradi- ent. It allows the substrate parasitic extraction taking into account both majority and minority carriers. A CAD tool (AUTOMICS) is developed by our team at UPMC and is used to extract the substrate parasitic network encapsulating the new modeling technique.
In the second part of this work, we introduce a new methodology for smart power ICs design and failure analysis using the tool. It focuses on failures due to minority carriers coupling. The proposed methodology is validated on an industrial test case (AUTOCHIP1).
This test case was designed in ams and validated by Valeo. This test case suffers from a latch-up problem. This problem is not recognized by conventional simulations. Using our methodology, we manage to reproduce the behavior in simulation environment.
The third part of this work presents system and circuit level design for a DC-DC buck converter. This system is considered as a complex system to validate our proposed methodology. The circuit was fabri- cated using 0.35µm HVCMOS technology. The high voltage switches serve as aggressors injecting minority carriers in the substrate. An analog sensitive circuit, which is the bandgap, is considered as a vic- tim. The effect of the substrate coupling is studied and simulation results show acceptable consistency with the measurements.
Keywords - smart power integrated circuits; substrate modeling;
substrate noise; minority carriers; DC-DC buck converters.
Contents
Contents vii
List of Figures xi
List of Tables xvii
List of Abbreviations xix
List of Symbols xxi
R´esum´e Etendu en Fran¸cais xxiii
0.1 Introduction . . . xxiii
0.2 M´ethodologie pour la v´erification des circuits int´egr´es de puissance intelligents . . . xxiv
0.2.1 Analyse de d´efaillance . . . xxvii
0.2.2 Extraction des parasites du substrat . . . xxviii
0.3 Convertisseur de tension DC-DC . . . xxix
0.3.1 Fonctionnement du convertisseur DC-DC . . . xxx
0.3.2 Effets du couplage de substrat sur la tension du bandgap . xxxiii 0.3.3 M´ecanisme d’injection du courant dans le substrat . . . xxxiv
Cas de test 1 : on consid`ere les diodes de bulk et de substratxxxvi Cas de test 2 : on consid`ere seulement la diode de substrat xxxvii 0.4 Etude de cas industriel : Autochip 1 . . . xxxviii
0.4.1 M´ethode classique d’identification du probl`eme . . . xxxix
0.4.2 Proposition d’identification du probl`eme . . . xl 0.5 Conclusion . . . xli 1 Introduction 1 1.1 Motivation . . . 1
1.2 Contribution . . . 2
1.3 Thesis outline . . . 4
CONTENTS
2 Substrate modeling state of the Art 7
2.1 Introduction . . . 7
2.2 State of the art in substrate modeling . . . 11
2.2.1 Substrate modeling in analog-mixed circuits . . . 11
2.2.2 Substrate modeling in high voltage circuits . . . 12
2.3 Conclusion . . . 15
3 AUTOMICS: Pragmatic substrate parasitic extraction frame- work 17 3.1 Conventional Substrate modeling components . . . 17
3.1.1 Resistance in conventional substrate modeling . . . 18
3.1.2 PN junction in conventional substrate modeling . . . 19
3.1.3 Capacitance in conventional substrate modeling . . . 23
3.2 Enhanced substrate modeling components . . . 24
3.2.1 Enhanced resistance model . . . 24
Minority carriers diffusion equivalent circuit . . . 26
3.2.2 Enhanced PN junction model . . . 29
3.2.3 Enhanced homojunction model . . . 31
3.3 Conventional and enhanced substrate modeling . . . 32
3.3.1 Conventional substrate extraction . . . 32
3.3.2 Enhanced substrate extraction . . . 33
3.4 AUTOMICS: substrate parasitic extraction tool . . . 35
3.4.1 AUTOMICS tool geometrical features extraction . . . 35
AUTOMICS tool pre-processing stage . . . 35
AUTOMICS tool extraction stage . . . 39
AUTOMICS tool post-processing stage . . . 42
3.4.2 Model parameters calibration . . . 42
3.5 Conclusion . . . 44
4 Proposed design flow for smart power ICs 45 4.1 Conventional design flow for smart power ICs . . . 45
4.2 Proposed design flow for smart power ICs . . . 48
4.2.1 Failure analysis and reproduction . . . 50
4.2.2 Substrate parasitic extraction step . . . 51
4.3 AUTOCHIP 1: Industrial case study . . . 52
4.3.1 Conventional problem identification . . . 54
4.3.2 Proposed failure analysis . . . 56
AUTOMICS parasitic extraction of AUTOCHIP1 . . . 56
Substrate network simulation . . . 58
4.3.3 Proposed solutions for latch-up problems . . . 59
4.4 Conclusion . . . 63
viii
CONTENTS
5 DC-DC buck converter system level design 65
5.1 Power supplies in automotive industry . . . 65
5.1.1 Power supply classification . . . 66
5.2 DC-DC buck converter analysis . . . 68
5.2.1 Switching converter analysis principles . . . 68
Small ripples approximations . . . 68
Inductor volt-second balance . . . 68
Capacitor charge balance . . . 69
5.2.2 Derivation of large-signal equations . . . 69
Output voltage . . . 69
Inductor current ripples . . . 70
Output voltage ripples . . . 72
Power Losses and efficiency of buck converter for CCM . . 73
Systematic design procedure . . . 75
5.2.3 Derivation of small-signal equations . . . 77
5.3 DC-DC buck converter system level design . . . 80
5.3.1 Voltage mode control (VMC) . . . 81
Voltage mode control closed loop . . . 84
Systematic design of VMC closed loop . . . 84
5.3.2 Current programmed mode (CPM) control . . . 87
Control current to duty cycle transfer function . . . 89
Closed loop system for CPM control . . . 92
5.4 Proposed analog-mixed PI controller in low switching frequency applications . . . 100
5.5 Conclusion . . . 106
6 DC-DC buck converter circuit and measurements 109 6.1 DC-DC buck converter circuit operation . . . 109
6.2 DC-DC buck converter circuit building blocks . . . 112
6.2.1 Switches and drivers circuits . . . 112
Switches . . . 112
Switches gate drivers . . . 114
6.2.2 Pulse level shifter circuit . . . 117
6.2.3 HV comparator circuit . . . 118
6.2.4 Bandgap circuit . . . 120
6.2.5 Oscillator circuit . . . 120
6.2.6 Sawtooth generator circuit . . . 121
6.2.7 Proportional Amplifier . . . 122
6.2.8 Voltage-to-current converter and current limiter . . . 123
6.2.9 Deadtime generator circuit . . . 123
6.3 Circuit simulation results . . . 124
CONTENTS
6.4 Chip floorplanning . . . 127
6.5 Chip measurements . . . 128
6.5.1 Low voltage measurements . . . 130
6.5.2 High voltage measurements . . . 131
6.6 Effects of the substrate coupling on the bandgap voltage . . . 135
6.6.1 Bandgap circuit . . . 135
6.6.2 Substrate injection current mechanism . . . 137
Test case 1: the body and substrate diodes are considered 138 Test case 2: the substrate diode is only considered . . . 140
6.7 Conclusion . . . 143
7 Summary and Future Work 145 7.1 Thesis summary . . . 145
7.2 Future work . . . 146
Publications 149
Appendix A. DC-DC buck converter Power losses 151
References 159
x
List of Figures
1.1 Injection of electrons in the substrate due to below ground state
on the drain of HV-DNMOS . . . 2
2.1 Typical architecture of smart power IC chip. . . 8
2.2 H-bridge circuit schematic. . . 9
2.3 Substrate cross section for transistors MP1 and MN1 at the above- supply state . . . 9
2.4 Substrate cross section for transistors MP2 and MN2 at the below- ground state . . . 10
2.5 DC-DC buck converter open loop circuit schematic. . . 11
2.6 Substrate coupling in analog-mixed circuits. . . 12
2.7 The ideal switching states in buck converter . . . 14
3.1 PN junction at forward biased and the minority carriers profiles . 21 3.2 Total recombination of minority carriers in two conventional PN junctions connected face-to-face . . . 23
3.3 Equivalent circuit of a differential P-type element considering mi- nority carriers diffusion . . . 25
3.4 Diffusion of electrons through a piece of P-type with a cross section of A . . . 26
3.5 Minority carriers propagation in circuit representation . . . 27
3.6 Minority carriers propagation in PI equivalent circuit representation 28 3.7 Enhanced model for semiconductor resistor considering minority and majority carriers . . . 29
3.8 Equivalent circuit for enhanced diode model . . . 31
3.9 Equivalent circuit for enhanced Homojunction model . . . 32
3.10 Basic cross-section in HV-CMOS technology for isolated DNMOS and DPMOS conventional parasitic components . . . 34
3.11 Basic cross-section in HV-CMOS technology for isolated DNMOS and DPMOS enhanced parasitic components . . . 34
3.12 Proposed substrate parasitic extraction flow . . . 36
LIST OF FIGURES
3.13 HV-CMOS technology typical cross-section including wells con-
tainment relations . . . 37
3.14 Hierarchical parasitic components in HV-CMOS technology . . . . 38
3.15 BCD technology typical cross-section For DPMOS and DNMOS . 39 3.16 Basic nonuiform rectilinear meshing in HV-CMOS technology . . 41
3.17 Enhanced nonuniform rectilinear meshing in HV-CMOS technology 41 3.18 Basic nonuniform rectilinear vertical layers meshing in HV-CMOS technology . . . 42
3.19 Enhanced nonuniform rectilinear vertical layers meshing in HV- CMOS technology . . . 42
3.20 Technology parameters extraction flow . . . 44
4.1 Conventional smart power IC design flow . . . 46
4.2 Proposed smart power IC design flow . . . 49
4.3 Proposed failure analysis due to substrate coupling using AU- TOMICS tool . . . 50
4.4 Proposed substrate parasitic extraction using AUTOMICS tool . . 51
4.5 AUTOCHIP1 regulation loop block diagram . . . 52
4.6 AUTOCHIP1 Power stage circuit . . . 53
4.7 AUTOCHIP1 high side switch reverse protection scheme . . . 54
4.8 AUTOCHIP1 damage after battery connection . . . 55
4.9 AUTOCHIP1 failure analysis using emission microscope EMMI . 55 4.10 AUTOCHIP1 parasitic hand extraction . . . 56
4.11 AUTOCHIP1 parasitic extraction using AUTOMICS tool . . . 57
4.12 AUTOCHIP1 simulation testbench . . . 58
4.13 Simulation of AUTOCHIP1 schematic without the substrate network 59 4.14 AUTOCHIP1 Substrate network simulation. The latchup occurs and a current of 1A is drawn from the supply. . . 60
4.15 AUTOCHIP1 parasitic components equivalent circuit . . . 61
4.16 Simulation of AUTOCHIP1 Substrate network with latch-up pre- vention techniques . . . 63
5.1 Power supply classification . . . 67
5.2 The ideal switching states in buck converter . . . 70
5.3 Inductor current and voltage waveforms for one switching period in steady-state . . . 71
5.4 A simple illustration of the output power and losses versus the load current in DC-DC buck converter . . . 74
5.5 A simple illustration of the output power and losses versus the input voltage in DC-DC buck converter . . . 75
5.6 DC-DC buck converter open loop systematic design procedure. . . 76
xii
LIST OF FIGURES
5.7 Small signal equivalent circuit Buck converter. . . 79
5.8 Voltage mode control closed-loop Buck converter block diagram. . 82
5.9 PID compensator tranfer function gain and phase. . . 83
5.10 PWM basic block diagram . . . 84
5.11 Block diagram of closed-loop Voltage mode control buck converter 85 5.12 loop gain magnitude and phase with and without compensation in VCM converter . . . 85
5.13 Simulink model for VCM buck converter . . . 86
5.14 Inductor current in VCM with and without soft start technique . 87 5.15 PID compensation circuit and components values used in VMC buck converter . . . 87
5.16 Basic block diagram of the current programmed mode (CPM) con- trol converter . . . 88
5.17 Steady state and perturbed inductor currents without slope com- pensation. . . 89
5.18 Steady state and perturbed inductor current with compensation ramp . . . 90
5.19 Deduction of the avergae inductor current used to derive the control- to-duty cycle transfer function in CPM control . . . 91
5.20 Block diagram of the current programmed mode (CPM) control converter modeling the duty cycle perturbation in terms of induc- tor current and input voltage variations . . . 91
5.21 Current programmed mode control (CPM) closed loop block diagram 93 5.22 The loopgain of the CPM control without compensation and with proportional compensation only . . . 94
5.23 CPM control closed loop transfer functions . . . 95
5.24 CPM large signal simulink model . . . 96
5.25 CPM system level transient load regulation . . . 98
5.26 CPM system level transient line regulation . . . 98
5.27 Efficiency versus load current with different input voltages . . . . 99
5.28 Efficiency versus input voltage with different load current . . . 99
5.29 Continuous PI compensator using operational transconductance amplifier . . . 100
5.30 PI compensator block diagram . . . 101
5.31 Integral path proposed representation . . . 102
5.32 Single bit Sigma-Delta system level as implemented on simulink . 102 5.33 Decimation block implementation using fixed point representation (DR = 256) . . . 103
5.34 Integrator and PI compensator transfer functions . . . 103
5.35 Digital integrator and output DAC simulink blocks . . . 104
LIST OF FIGURES
5.36 Steady-state output voltage at (Iload = 0.05A) (a)Proportional amplifier only, (b) Analog PI compensation, (c) proposed analog-
mixed PI compensation . . . 105
5.37 Load step response Iload = 0.05 A to 0.5 A showing the effect of changing the digital integrator gain . . . 106
6.1 Basic circuit operation of the designed CPM buck converter. . . . 110
6.2 Essential transient signals in the CPM buck converter. . . 111
6.3 High side and low side switches with a sense transistor Msense . . 113
6.4 Transient currents through the driver resistances during the switch- ing of HS switch . . . 115
6.5 Simulations to show the relation between the HS and LS gate volt- ages and the switching node voltage. . . 116
6.6 HS and LS drivers circuits . . . 116
6.7 The pulse level shifter circuit. . . 118
6.8 High voltage comparator circuit. . . 119
6.9 HV comparator biasing circuit . . . 119
6.10 Clock generation circuits. . . 121
6.11 Sawtooth voltage generation circuit . . . 122
6.12 Poportional compensator . . . 122
6.13 Voltage-to-current converter and current limiter circuit. . . 123
6.14 Asymmetric dead-time generator circuit with input and outputs wave forms . . . 124
6.15 Transient load regulation in circuit simulation. . . 125
6.16 Transient line regulation in circuit simulation. . . 126
6.17 Buck converter efficiency versus the load current in the circuit level simulations. . . 126
6.18 DC-DC converter chip floorplan . . . 127
6.19 DC-DC converter chip die photo . . . 128
6.20 The measurement setup for the DC-DC converter chip. The power supply display shows the output voltages and the maximum cur- rents can be supplied by each channel. . . 129
6.21 Transient measurement for the bandgap rise time. . . 130
6.22 Transient measurement for the clock frequency. . . 131
6.23 The measured transient load regulation when load current changes between 0.25 A and 0.5 A. . . 132
6.24 The measured and simulated efficiency values at load current of 0.25 A. . . 133
6.25 The parasitic components from the switching node to the bandgap output voltage node. M1 and M2 forms the HV PAD equivalent circuit. . . 134
xiv
LIST OF FIGURES
6.26 Measured proportional error amplifier output. . . 134 6.27 Bandgap circuit with start-up circuit. . . 135 6.28 Cross-sectional area for the low and high side switches and the
PNP transistor used in the bandgap circuit . . . 136 6.29 Bandgap reference voltage versus the PNP base voltages . . . 136 6.30 Simplified layout used in the substrate extraction using the tool
AUTOMICS. . . 137 6.31 Bandgap reference voltage versus the injected current in simula-
tions and measurements in the presence of the body diode when the PMOS source is connected to 15 V. . . 139 6.32 Simulation results for injected current components in the presence
of the body diode when the PMOS source is connected to 15 V. . 140 6.33 Bandgap reference voltage versus the injected current in simula-
tions and measurements in the absence of the body diode when the PMOS source is connected to 15 V. . . 141 6.34 Simulation results for injected current components in the presence
of the substrate diode only when the PMOS source is connected to 15 V. . . 142
List of Tables
4.1 power stage specifications . . . 53 4.2 AUTOCHIP1 substrate extraction parameters . . . 57 4.3 Average doping of the extracted layers . . . 58 4.4 Substrate simulation parameters for Transient time = 8µs . . . . 60 5.1 Summary of DC-DC buck converter transfer functions . . . 80 5.2 DC-DC buck converter specifications . . . 81 5.3 DC-DC buck converter circuit components . . . 81 5.4 CPM control system parameters . . . 93 6.1 HS switch specifications . . . 113 6.2 LS switch specifications . . . 113
List of Abbreviations
ADC Analog-to-Digital Converter BCD Bipolar-CMOS-DMOS technology BJT Bipolar Junction Transistor CAD Computer Aided Design CAN Controller Area Network CCM Continuous Conduction Mode CPM Current Programmed Mode DCM Discontinuous Conduction Mode DfR Design for Reliability
DN Deep N-well
DP Deep P-well
DMOS Double-diffused MOS transistor DTI Deep Trench Isolation
EMC Electromagnetic Compatibility EMI Electromagnetic Interference EMMI Emission microscopy
ESD Electrostatic Discharge ESR Equivalent Series Resistance
HS High Side
HV High Voltage
HV-CMOS High Voltage CMOS technology IC Integrated Circuit
IoT Internet of Things
LIN Local Interconnect Network
LS Low Side
LV Low Voltage
PI Proportional Integral
PID Proportional Integral Differential PWM Pulse Width Modulation
SCR Silicon-Controlled Rectifier SOAC Safe Operating Area Check
List of Abbreviations
TCAD Technology Computer Aided Design
TE Thermal Equilibrium
VMC Voltage Mode Control
xx
List Of Symbols
J Current density A/cm2
q Electron charge c
µp Holes mobility cm2/(V.s)
µn Electrons mobility cm2/(V.s) Dp Holes diffusion coefficient cm2/s Dn Electrons diffusion coefficient cm2/s E Electric field intensity V /cm no Equilibrium electrons concentration cm−3 po Equilibrium holes concentration cm−3 ni intrinsic carriers concentration cm−3
σ Conductivity ℧.cm−1
ρ Resistivity Ω.cm
K Boltzmann constant eV K1
T Absolute temperature K
τ Carriers life time s
W PN junction Depletion region width cm Na Acceptor doping concentration cm−3 Nd Donor doping concentration cm−3 Vb Built-in barrier potential V
Lp Holes diffusion length cm
Ln Electrons diffusion length cm δn Excess electrons concentration cm−3 δp Excess holes concentration cm−3
ǫ Permittivity F/cm
gm Mutual transconductance ℧
R´ esum´ e Etendu en Fran¸cais
Ce chapitre est un r´esum´e ´etendu de la th`ese, en fran¸cais. Le lecteur int´eress´e par plus de d´etails pourra commencer directement par la lecture au chapitre suivant.
0.1 Introduction
De nos jours, les syst`emes ´electroniques sont largement utilis´es dans l’industrie automobile. Ces technologies sont d´eploy´ees principalement pour offrir un en- vironnement plus sˆur et plus confortable au conducteur et `a ses passagers. Les perspectives actuelles de l’´electronique dans l’industrie automobile portent sur la connectivit´e des v´ehicules `a l’internet comme une partie de l’internet des objets (IOT) et sur le contrˆole des ´emission de CO2. Soulignons que la fiabilit´e et la durabilit´e des applications embarqu´ees sont les principaux enjeux des syst`emes
´electroniques automobiles.
Les circuits int´egr´es de puissance intelligents sont utilis´es dans l’industrie au- tomobile, car ils int`egrent sur le mˆeme substrat silicium des circuits fonction- nant sous haute tension (HT) avec ceux fonctionnant sous basse tension (BT).
Ces proc´ed´es d’int´egration permettent de miniaturiser les syst`emes ´electroniques et de mettre en oeuvre plus de fonctionnalit´es dans les v´ehicules. Cependant, les ph´enom`emes de couplage par bruit de substrat dans les circuits int´egr´es de puissance intelligents est un probl`eme important. Les concepteurs signalent des d´efaillances de fonctionnement dans les circuits dues au couplage par bruit de substrat au cours d’essais apr`es fabrication. La plupart de ces ´echecs sont caus´es par la propagation des porteurs minoritaires dont le comportement n’est pas ˆetre pris en compte par les outils logiciels commerciaux actuels. Par cons´equent, nous avons besoin d’´etudier les techniques de mod´elisation de propagation de ces por- teurs dans le substrat pour examiner leur aptitude `a pr´edire un comportement aussi complexe.
La mod´elisation du substrat peut ˆetre divis´ee en deux cat´egories : 1) la mod´elisation du substrat dans les circuits comportant des signaux mixtes analogiques- num´eriques et fonctionnent sous basse tension (AMS) et 2) la mod´elisation du substrat dans les circuits fonctionnent sous haute tension. Dans les circuits
R´esum´e Etendu en Fran¸cais
AMS, la principale source de bruit de substrat est le circuit de commutation num´erique qui provoque l’injection de porteurs minoritaires et majoritaires dans le substrat. L’injection de porteurs peut perturber le fonctionnement des circuits analogiques sensibles aux variations de tension. Pour ´etudier ces ph´enom`emes, le substrat a ´et´e mod´elis´e comme un r´eseau de r´esistances et capacit´es [Stanisic94, Van Heijningen02, Gharpurey04, Birrer06, Lan06]. Etant donn´e que les charges de ces circuits sont principalement capacitives, les courants de substrat sont pro- duits pendant les variations de tension et la composante de courant significative est due aux porteurs majoritaires.
Cependant, dans des circuits int´egr´es de puissance, les circuits sous haute ten- sion (HT) ont des charges inductives. Ces charges inductives stimulent des com- posants parasites particuliers responsables de l’injection de porteurs minoritaires dans le substrat. Le bruit dˆu `a l’injection de porteurs minoritaires d´epend des tensions et des courants de fonctionnement. Ce bruit devient non n´egligeable et a un effet significatif lors des fonctionnements sous haute tension et forts courants.
Par cons´equent, de nouvelles techniques de mod´elisation ont ´et´e ´etudi´ees pour estimer l’impact de la propagation des porteurs minoritaires sur les ph´enom`enes de couplage du substrat.
L’objectif principal de cette th`ese est de proposer une m´ethodologie d’analyse et de v´erification des effets de couplage des signaux, par le bruit de substrat, dans les applications fonctionnant sous haute tension. Cette m´ethodologie peut ˆetre utilis´ee pour fournir des r`egles de conception quantitatives pour les circuits int´egr´es de puissance intelligents. Elle peut ´egalement ˆetre utilis´ee pour analyser des pannes r´esultant du couplage par les porteurs minoritaires. Etant donn´e que cette approche permet de d´etecter les d´efaillances dans un environnement de sim- ulation, elle peut ˆetre utilis´ee pour pr´evenir ces d´efaillances avant la fabrication.
Par cons´equent, c’est un facteur important de r´eduction du d´elai de commercial- isation et de coˆut du produit final. Notre m´ethodologie repose sur l’extraction automatique des composants parasites du substrat. L’outil logiciel utilis´e pour l’extraction et la cr´eation du r´eseau ´electrique ´equivalent au substrat est appel´e AUTOMICS.
0.2 M´ ethodologie pour la v´ erification des cir- cuits int´ egr´ es de puissance intelligents
Le flot de conception commence par un ensemble de sp´ecifications, comme indiqu´e sur la figure 1. Ces sp´ecifications sont utilis´ees par les ing´enieurs pour cr´eer un mod`ele de simulation au niveau du syst`eme et ´evaluer la possibilit´e d’atteindre ces sp´ecifications. Les sp´ecifications peuvent ˆetre modifi´ees lors de la conception du fait de l’´evolution de la technologie et / ou de contraintes de temps et de coˆut.
xxiv
R´esum´e Etendu en Fran¸cais
Dans l’´etape suivante, chaque sous-syst`eme est r´ealis´e au niveau du transistor.
De multiples simulations sont ex´ecut´ees afin de v´erifier la robustesse du circuit aux variations de la technologie et des conditions environnementales. Apr`es avoir v´erifi´e les caract´eristiques du circuit, commence l’´etape de dessin des masques.
Dans cette ´etape, on utilise de nombreuses techniques pour r´eduire les interac- tions parasites entre diff´erentes cellules [Hastings06]. D’autres contrˆoles sont mis en oeuvre pour v´erifier la qualit´e du layout, tels que l’extraction de la netlist et la comparaison au sch´ema initial, (layout versus schematic, LVS), le respect des r`egles de dessin (design rule check, DRC), et le respect de r`egles ´electriques (electrical rule check, ERC).
System level design Specifications
Layout design Layout Verification and Post-layout Simulation
Tape-out
Circuit level design Circuit simulations
Testing and
Measurements Evaluation and Validation
Failure analysis Substrate parasitic
extraction using AUTOMICS
Design Validated
Redesign
Failure
Figure 1: Flot de v´erification propos´e pour les circuits int´egr´es HT int´egrant la phase d’analyse des d´efaillances par AUTOMICS.
Apr`es ces ´etapes de v´erification, vient la phase d’extraction des composants parasites de layout. Ces composants sont dus essentiellement aux fils de routage en m´etal et prennent en compte leur r´esistance et la capacit´es parasite avec le substrat, ainsi que les capacit´es de couplage entre les diff´erentes couches de m´etaux. De tels composants sont susceptibles d’affecter les performances du cir- cuit, par cons´equent, les composants parasites extraits sont ajout´es au circuit d’origine pour valider l’ensemble par simulation. Les r´esultats de la simulation post-layout sont consid´er´es comme le facteur d´ecisif pour approuver la conception avant l’envoi en fabrication. Pour les circuits analogiques sensibles au bruit et fonctionnant `a basse tension et pour les circuits int´egr´es de puissance intelligents,
R´esum´e Etendu en Fran¸cais
on doit ajouter une phase suppl´ementaire d’extraction du substrat `a ce flot clas- sique, pour v´erifier que le couplage du substrat n’affecte pas la fonctionnalit´e du circuit.
Lors de chacune de ces diff´erentes ´etapes, il est possible de modifier le circuit.
Cependant, plus on s’avance dans le flot, plus la modification est coˆuteuse. La fabrication du circuit prend ensuite typiquement environ quatre mois. Lorsque la puce est revenue de fabrication, elle est prˆete pour des tests suppl´ementaires et des mesures en laboratoire pour valider sa fonctionnalit´e. Si la puce parvient
`a passer tous les tests, le cycle de conception est termin´e et le produit est ap- prouv´e. Ce cycle de conception peut durer environ un an. Si le produit ´echoue
`a passer un test critique, alors il faut commencer une ´etape d’analyse de l’´echec pour identifier la cause de l’´echec et la solution pour l’´eviter. L’analyse de l’´echec d´epend de mesures et d’analyses sp´ecifiques, pour localiser la cause du probl`eme qui n’a pas ´et´e d´etect´ee par le flot classique. L’exp´erience du concepteur joue alors un rˆole majeur. Apr`es avoir identifi´e le probl`eme, un nouveau cycle de con- ception/modification commence. De telles d´efaillances peuvent allonger le cycle de conception et donc le temps de mise sur le march´e et certainement augmenter le coˆut de conception. Dans la pratique, ce cycle de conception/modification peut ˆetre r´ep´et´e plusieurs fois pour un seul produit.
Les d´efaillances dues au substrat sont caus´ees principalement par l’activation d’un transistor bipolaire NPN lat´eral parasite. La mod´elisation de ce transis- tor NPN n’existe pas dans les outils logiciels commerciaux actuels. La tech- nique de mod´elisation `a l’´etat de l’art de ce transistor repose sur des simulations TCAD. Les simulations TCAD donnent des r´esultats exacts, mais ne passent pas
`a l’´echelle des circuits int´egr´es. Ces simulations ont ´et´e utilis´ees comme guide pour contrˆoler le courant de substrat [Schenkel03, Gnani02]. En plus des sim- ulations TCAD, des bancs de test sont utilis´es pour caract´eriser ce transistor NPN lat´eral parasite et guider le concepteur pour diminuer l’impact du bruit de couplage `a travers le substrat.
Puisque le bruit de substrat dˆu au transistor NPN lat´eral est la cause princi- pale du dysfonctionnement du circuit, qui n’est pas mod´elis´ee actuellement par les outils logiciels commerciaux, nous proposons de reproduire les d´efaillances du circuit dues au transistor NPN dans un environnement de simulation, comme indiqu´e sur la figure 1. Si nous reproduisons, en simulation, les ´echecs du cir- cuit, alors nous sommes en mesure de pr´evenir ces ´echecs avant la fabrication, comme indiqu´e dans la figure 2. Ainsi, en introduisant une nouvelle ´etape dans le flot classique de conception, associ´ee `a des param`etres technologiques adapt´es, il sera possible de diminuer le nombre de cycles conception/modification et, par cons´equent, le coˆut et le temps de mise sur le march´e du syst`eme seront r´eduits.
Soulignons que le mod`ele du substrat sur lequel nous nous appuyons, permet de r´ealiser les simulations dans un environnement de type SPICE, pour prendre en
xxvi
R´esum´e Etendu en Fran¸cais
compte la simulation d’un circuit complet dans un temps raisonnable.
System level design Specifications
Layout design Layout Verification and Post-layout Simulation
Tape-out
Circuit level design Circuit simulations
Testing and
Measurements Evaluation and Validation
Design Validated
Substrate parasitic extraction and simulation
using AUTOMICS
Figure 2: Flot de conception propos´e pour la conception et la v´erification des circuits int´egr´es de puissance int´egrant la pr´ediction des effets de couplage de substrat avant la fabrication.
Ainsi, le flot de conception que nous proposons comporte deux ´etapes suppl´ementaires par rapport au flot classique qui sont:
1. Extraction des composants parasites du substrat,
2. Analyse de d´efaillance et reproduction du ph´enom`ene en simulation.
Dans la suite nous pr´ecisons les nouvelles fonctionnalit´es apport´ees par ce flot.
0.2.1 Analyse de d´ efaillance
Le principal objectif de cette ´etape consiste `a reproduire, dans un environnement de simulation au niveau transistor, une d´efaillance survenue lors du test d’une puce, dans le cas o`u l’ing´enieur de test diagnostique que le couplage de substrat pourrait ˆetre la cause de l’´echec du test. Comme pr´esent´e `a la figure 3, l’analyse classique des d´efaillances du substrat s’appuie sur un mod`ele du substrat construit comme une netlist de composantes parasites extraits `a la main. Cette ´etape
R´esum´e Etendu en Fran¸cais
d’extraction est laborieuse et longue. Dans ce cas, la question principale est d’identifier la cause de l’´echec, sans se pr´occuper de la pr´ecision de l’estimation qui n’est pas dterminante.
Substrate parasitic extraction using AUTOMICS
Failure occurs
Parasitic components hand extraction
Simulation and analysis
Hand-extraction Automated-extraction
preliminary failure analysis
Simulation and analysis Substrate parasitic extraction and reproduction of failure
Figure 3: Proposition d’analyse de d´efaillance due `a un couplage de substrat en utilisant l’outil AUTOMICS
L’approche que nous proposons consiste `a remplacer cette extraction parasite manuelle par une extraction de parasites automatis´ee en utilisant AUTOMICS.
Dans ce cas, la pr´ecision de l’estimation n’est pas le principal probl`eme, c’est le temps pour r´ealiser l’extraction qui nous importe. Avec la m´ethode d’extraction parasite automatis´ee, la cause de l’´echec peut ˆetre identifi´e beaucoup plus rapide- ment. Cette nouvelle m´ethodologie peut donc acc´el´erer l’analyse des d´efaillances et l’enrichir sur la base de simulations de couplage par le bruit de substrat. Il convient de noter que cette m´ethode s’appuie sur la d´ecision de l’ing´enieur de test que le d´efaut est dˆu au couplage par le substrat, par cons´equent, notre approche d’analyse de d´efaillances n’est pas enti`erement automatis´ee.
0.2.2 Extraction des parasites du substrat
Les composants parasites qui mod´elisent le substrat sont extraits du dessin des masques en utilisant l’outil AUTOMICS comme cela est repr´esent´e sur la fig- ure 4. Le concepteur peut s´electionner une zone active pour l’extraction. Il est conseill´e de choisir une zone qui contient un circuit agresseur susceptible d’injecter des porteurs minoritaires dans le substrat et un circuit victime potentiellement sensible `a ce courant de substrat. L’agresseur est typiquement un commutateur fonctionnant `a haute tension. Le circuit victime est, quant `a lui, typiquement un
xxviii
R´esum´e Etendu en Fran¸cais
• Le commutateur HS commence `a charger l’inductance et le courant (IL) aug- mente et, par cons´equent, la tension de sortie. Le courant dans l’inductance et le courant de commutateur HS sont ´egaux.
• La tension de sortie est capt´ee et mise `a l’´echelle par un diviseur de tension.
L’amplificateur amplifie la diff´erence entre la sortie du diviseur (Vdivider) et la tension de r´ef´erence (Vref) pour g´en´erer la tension de commande (Vc).
• La tension de commande (Vc) et la tension en dents de scie (Vramp) sont con- verties en courants qui sont soustraits pour g´en´erer le courant de commande (Icomp) [Erickson01].
• Le courant de commande polarise le transistor de d´etection (Msense). La taille du transistor de d´etection est consid´erablement plus faible que celle de l’interrupteur HS ((W/L)HS = K ×(W/L)sense), o`u K est un facteur d’´echelle. Par cons´equent, la r´esistance du transistor de d´etection peut ˆetre exprim´ee comme (Rsense = K ×RHS), o`u RHS est la r´esistance de l’interrupteur HS. Dans notre cas, le facteur K vaut 2000.
• Le comparateur compare la tension du noeud de commutation (V sw) et la tension du noeud de d´etection (V sense). La sortie du comparateur est
´elev´ee lorsque la tension de d´etection est sup´erieure `a la tension du noeud de commutation (figure 6). Dans ce cas, le latch SR est remis `a z´ero, le commutateur HS est ´eteint et le cycle de charge est termin´e. Le commuta- teur (LS) est activ´e apr`es un certain temps mort jusqu’`a la fin de la p´eriode de commutation.
• La condition pour ´eteindre le commutateur HS peut ˆetre exprim´e sous la forme :
V sw < V Sense
HV V in−IL×RHS < HV V in−Icomp×Rsense
IL> K×Icomp
Ainsi, le commutateur HS est d´esactiv´e une fois que le courant de l’inductance d´epasse le courant K×Icomp . Le facteurK permet d’utiliser le courant de commande (Icomp) de faible valeur et par cons´equent, de r´eduire la consom- mation d’´energie.
• L’inductance et le condensateur moyennent la tension au noeud de commu- tation (V SW R) pour g´en´erer la tension de sortie. La variation de la tension d’entr´ee ou de la charge font varier le rapport cyclique de la tension du noeud de commutation pour maintenir la tension de sortie constante. Le courant dans la r´esistance de charge (RL) est le courant moyen de l’inductance.
R´esum´e Etendu en Fran¸cais
• Cas de test 2 : la source du transistor de commutation LS est d´econnect´ee.
Cela signifie que le courant inject´e passe seulement `a travers la diode de substrat.
Dans ces deux cas nous avons conserv´e le connecteur NWELL du transistor PMOS `a une valeur de tension haute (15V). La tension de seuil fonctionnelle pour la tension de r´ef´erence est fix´ee `a 1,16V, ce qui repr´esente un ´ecart de 3 % par rapport `a la tension de r´ef´erence. En dessous de ce seuil, nous supposons que la tension de r´ef´erence est perturb´ee.
Cas de test 1 : on consid`ere les diodes de bulk et de substrat
Les composants parasites du substrat sont extraits. ce sont principalement les transistors BJT lat´eraux entre les couches NWELL des transistors NMOS, PMOS et du bandgap. Dans la simulation, la netlist extraite est r´etro-annot´ee au sch´ema initial des interrupteurs LS, SH et du circuit de bandgap. Le courant inject´e va de 0,01A `a 0,8A.
La figure 12repr´esente la tension de r´ef´erence par rapport au courant inject´e dans les simulations et les mesures. Les r´esultats de simulation suivent la mˆeme tendance que les points de mesure. La tension de r´ef´erence n’a pas d´epass´e la tension de seuil fonctionnelle mˆeme lorsque le courant inject´e est d’environ 0,8A.
10−2 10−1 100
1.16 1.17 1.18 1.19 1.2 1.21 1.22
Reference voltage (V)
Injected current (A) AUTOMICS tool simulation results Chip measurements
Figure 12: Tension de r´ef´erence du bandgap en fonction du courant inject´e, en simulations (ligne droite) et en mesures (cercles). La source du transistor PMOS est connect´ee `a 15 V.
xxxvi
R´esum´e Etendu en Fran¸cais
Cas de test 2 : on consid`ere seulement la diode de substrat
Dans ce cas, nous avons d´econnect´e le contact de source du commutateur LS, par cons´equent, le courant ne peut pas circuler dans la diode de bulk du transistor NMOS. La diode de substrat est responsable de l’injection du courant dans le substrat. Ce courant est divis´e en un courant de substrat et le courant collect´e par les couches NWELL.
La figure13montre les r´esultats de simulation et les mesures. Pour des valeurs de courant ´elev´ees, les donn´ees simul´ees sont plus impact´ees par le courant inject´e.
La raison principale de cette diff´erence est que sur la puce, il existe de nombreuses autres zones NWELL qui peuvent servir `a collecter les ´electrons, alors que dans la simulation, nous ne simulons qu’un point d’injection et deux autres points de collection DWELL. Dans la figure 13, la r´ef´erence de tension ne parvient pas `a se maintenir `a un niveau acceptable, lorsque le courant inject´e est sup´erieur `a 300mA. Ce courant inject´e abaisse la tension de r´ef´erence en dessous du seuil de 3% de ce que nous avons fix´e.
10−2 10−1 100
0.95 1 1.05 1.1 1.15 1.2 1.25
Reference voltage (V)
Injected current (A) AUTOMICS tool simulation results Chip measurements data
Figure 13: Tension de r´ef´erence du bandgap en fonction du courant inject´e, en simulations (ligne droite) et en mesures (cercles). On consid`ere seulement la diode de substrat. La source du transistor PMOS est connect´ee `a 15 V.
Le courant moyen pendant la p´eriode de temps mort peut ˆetre exprim´e comme :
Iav(deadtime) = Td(total)
Tswitching ×Iav(load) (1)
o`u Tswitching est la p´eriode de commutation et Iav(load) est le courant de
R´esum´e Etendu en Fran¸cais
charge moyen. Td(total) est d’environ 340nset le courant de charge maximal est de 0,6A, par cons´equent, la valeur moyenne maximale du courant Iav(deadtime) est de 67mA. En fonctionnement normal, la source du commutateur LS est reli´ee
`a la masse. Par cons´equent, en s’appuyant sur les r´esultats du sc´enario de test 1, nous pouvons affirmer que la tension de r´ef´erence ne sera pas affect´ee par le courant inject´e durant le temps mort.
0.4 Etude de cas industriel : Autochip 1
Le circuit AUTOCHIP1 est d´evelopp´e en technologie 0,35µm HV-CMOS du fondeur ams. Il a ´et´e d´evelopp´e pour une application Valeo fonctionnant sous 24V. Cette technologie est en mesure de supporter les surtensions jusqu’`a 90V. La fonction principale de ce circuit est de contrˆoler les tensions entre 28V et 32V des alternateurs `a courant maximal de 5A. Ce circuit int`egre aussi diff´erentes in- terfaces E / S, un bloc de gestion de l’alimentation et une petite partie num´erique qui g`ere une communication s´erie avec un noyau num´erique externe, mis en oeuvre sur un FPGA [Fanucci10].
Le rˆole de l’alternateur est de recharger la batterie pendant la rotation du moteur. Il comporte deux parties : le rotor et le stator. Le courant dans le rotor induit un flux magn´etique. Sa rotation produit un champ magn´etique variable dans la bobine du stator. Par cons´equent, le stator g´en`ere un courant qui est utilis´e pour charger la batterie. La commande du courant du stator est r´ealis´ee en commandant le courant du rotor.
Comme cela est repr´esent´e sur la figure14, le circuit comprend un interrupteur cˆot´e haut et une diode de roue libre cˆot´e bas. La boucle de r´egulation se fait en contrˆolant la tension sur la borne BPA en d´efinissant le rapport cyclique du signal PWM par comparaison avec une tension de r´ef´erence et ainsi en contrˆolant le courant circulant dans le rotor. Afin de supporter les conditions de tension de polarisation inverse sur la batterie, un circuit de commande est utilis´e pour ´eviter la conduction de la diode parasite en condition de polarisation inverse [Fanucci10].
Dans l’´etat de polarisation inverse, lorsque la tension de la source du transistor PMOS est n´egative, afin d’´eviter que la diode parasiteDDB devienne conductrice, le commutateur est ´eteint et la protection de tension est activ´ee [Hong01]. Pour r´eduire au minimum la dissipation de puissance, le commutateur pr´esente une faible r´esistance `a l’´etat ON.
Un test important est la connexion ´electrique et la d´econnexion rapide de la batterie avec un fort dV/dt . Le circuit AUTOCHIP1 n’a pas r´eussi `a passer le test de connexion rapide, et nous allons identifier la cause de ses d´efaillances dans la section suivante.
xxxviii
R´esum´e Etendu en Fran¸cais
High side switch
Low side diode
Figure 16: AUTOCHIP1 EMMI
r´esistance en s´erie avec la batterie. En utilisant la microscopie `a ´emission EMMI pour identifier l’origine de la d´efaillance, comme le montre la figure 16, l’´emission se produit autour des PMOS de commutation, sur le cˆot´e haut qui est entour´e par un contact P-substrat avec l’anneau de garde N polaris´e `a la masse. De telles ´emissions optiques peuvent se produire en raison de la recombinaison des porteurs, `a la base d’un transistor BJT. Par cons´equent, la principale conclusion de ce test pr´eliminaire, est qu’il existe une activation du transistor bipolaire NPN lat´eral entre le bulk PMOS, le substrat et l’anneau de garde.
L’origine de ce probl`eme est que pendant la transition rapide de la batterie, le bulk du commutateur pr´esente une r´esistance ´elev´ee qui active le transistor PNP vertical entre le bulk et la source du transistor PMOS et le substrat P, injectant un courant ´elev´e dans le substrat. La tension de substrat augmente et active le transistor de commutation NPN lat´eral et la structure (SCR) est alors d´eclench´ee.
0.4.2 Proposition d’identification du probl` eme
Notre m´ethodologie peut ˆetre utilis´ee pour identifier un tel ´echec. A ce stade, le layout du circuit est disponible et peut ˆetre trait´e par l’extracteur AUTOMICS.
La zone s´electionn´ee est le transistor PMOS et les anneaux de garde. Les qua- tre principaux terminaux sont le bulk du PMOS (W ELL), la source du PMOS (BP A), l’anneau de garde de type N (Nguardring) et le contact de substrat P (P SU B). Ces terminaux sont conserv´es dans l’extraction de parasites substrat.
Lorsque le circuit original est simul´e seul, un pic de courant apparaˆıt lors de la connexion d’alimentation, puis le courant revient `a z´ero en une fraction de microseconde comme le montre la figure 17. Ce pic de courant est dˆu `a la capacit´e parasite de la diode DN et du transistor PMOS. Comme le courant revient `a z´ero, cela indique que le circuit fonctionne correctement. Ce r´esultat n’est pas ´etonnant ´etant donn´e que le sch´ema incluant les composantes parasites de substrat classiques ne tient pas compte des composants d´pendant du layout tels que les raccordements et les tensions des anneaux de garde, par cons´equent,
xl
R´esum´e Etendu en Fran¸cais
le transistor NPN lat´eral est pas mod´elis´e.
5 5.2 5.4 5.6 5.8 6
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Time (us)
A
Supply current
Figure 17: Simulation du circuit AUTOCHIP 1 sans le r´eseau parasite de substrat.
La transition rapide de courant se produit en raison de la capacit´e parasite et retourne ensuite `a z´ero. Ceci indique un bon fonctionnement du circuit qui n’est pas la r´ealit´e.
La figure 18 montre les r´esultats de simulation avec le r´eseau de substrat du circuit AUTOCHIP1 extrait. Le pic dans le courant d’alimentation apparaˆıt et ne retourne pas `a z´ero. Un courant permanent apparaˆıt indiquant la pr´esence d’une structure SCR verrouill´ee. La tension de substrat `a travers la r´esistance parasite est d’environ 0,7V et est maintenue constante indiquant que le transistor bipolaire lat´eral NPN est activ´e. Les r´esultats montrent un accord acceptable avec la mesure sur le circuit AUTOCHIP1 effectu´e par ams.
L’analyse automatis´ee de d´efaillance n´ecessite de proc´eder `a l’extraction des parasites du substrat. Cette analyse pourrait ˆetre utilis´ee avant la fabrication en tant que test de v´erification de la sensibilit´e du circuit `a la structure de latch- up. De toute ´evidence, cet outil permettrait d’´economiser beaucoup de temps dans la conception et la v´erification des circuits de puissance et permettrait par cons´equent de baisser les coˆuts et d’am´eliorer la conception du circuit.
0.5 Conclusion
Une m´ethodologie pour l’analyse et la v´erification des couplages du bruit de substrat a ´et´e pr´esent´ee. Elle est bas´ee sur l’outil logiciel d’extraction des par- asites de substrat d´enomm´e AUTOMICS. Cet outil logiciel utilise des mod`eles am´elior´es qui tiennent compte de la propagation des porteurs minoritaires. Alors
R´esum´e Etendu en Fran¸cais
0 0.5 1
A Supply current
0 0.2 0.40.6
V Substrate voltage
Guard ring voltage
0 2 4 6
V PMOS source voltage
PMOS bulk voltage
0 0.20.4 0.6 0.8
V Voltage over bulk driver
0 0.2
A 0.4 Capacitor current
5 5.2 5.4 5.6 5.8 6
0 0.10.2 0.3
Time (us)
A Substrate resistance current
Figure 18: Simulation du r´eseau de substart pour le circuit AUTOCHIP1. Le latchup se produit et un courant de 1A provient de l’alimentation.
que les outils classiques ne prennent pas en compte le transistor NPN lat´eral, la mod´elisation offerte pas notre m´ethodologie comble cette lacune. Nous apportons ainsi une m´ethode pour analyser le courant de fuite entre les circuits fonctionnant sous haute tension et ceux fonctionnant sous basse tension. Cette analyse serait utile au cours de la conception afin d’optimiser la protection du circuit. Elle est aussi utile pour simuler les d´efaillances dues `a l’activation du transistor bipolaire lat´eral NPN et proposer des solutions avant la fabrication. La m´ethodologie a ´et´e v´erifi´ee sur un circuit convertisseur de tension DC-DC et l’effet de couplage entre le commutateur haute tension et le circuit r´ef´erence a ´et´e simul´e. Les r´esultats de simulation ´etaient coh´erents avec les mesures. Ensuite, notre approche a ´et´e appliqu´ee sur un cas test industriel mis en ´echec lors d’une transition rapide sur son contact d’alimentation. Cette transition rapide active le transistor bipolaire lat´eral NPN et d´eclenche un latch-up. Les r´esultats de la simulation reproduisent le comportement erron´e et sont en bon accord avec les mesures. En outre, les
xlii
R´esum´e Etendu en Fran¸cais
techniques de pr´evention des d´efaillance mises en oeuvre ont ´et´e v´erifi´ees par simulation. La m´ethode propos´ee donne un aper¸cu de l’impact du couplage par le substrat sur le comportement d’un circuit. Ainsi, en utilisant dans l’´etape de v´erification avant la fabrication on peut r´eduire le nombre de cycles de concep- tion/modification et raccourcir le d´elai de commercialisation.
Chapter 1 Introduction
1.1 Motivation
Nowadays, systems integration is one of the common trends in the electronics in- dustry. The integration of different systems on one die improves the compatibility and reduces the size of the devices. In the low voltages electronics, the analog- mixed integrated circuits are increasingly growing and integrate both analog and digital low voltage circuits on the same die. Similarly, in the high voltages, the smart power integrated circuits comprise high voltage and low voltage circuits on the same die. Since the automotive industry tends for enhancing the vehi- cle connectivity for the sake of internet-of-thing (IoT) technology and reducing the vehicle emissions, the smart power ICs technology emerges as a competitive solution.
However, this integration leads to undesirable substrate noise coupling. In the analog-mixed circuits, the coupling between the digital circuits, that are the aggressors due to their high switching frequencies, and the analog circuits, that are the victims as they are sensitive to voltage variations, were investi- gated [Stanisic94, Donnay03, Gharpurey04]. The substrate modeling technique is based on resistive and capacitive network for the substrate. Hence, the carri- ers considered into the substrate noise are only the holes. In smart power ICs, the substrate noise coupling could be due to the injection of holes and electrons.
Since the currents in HV circuits are considerably high currents, the substrate noise coupling due to the minority carriers in the P-substrate can not be neglected.
Such injected minority carriers can be coupled to other n-wells disturbing the low voltage analog circuits or even triggering a latch-up structure that could lead to a destructive failure. Figure 1.1 shows the injection of electrons in the substrate due to below ground voltage state on the drain of HV DNMOS transistor. Such below ground state can be developed in many well known circuits such as the H-bridge and DC-DC buck converters. Many industrial reports stated that one
1. Introduction
P-Type well
N+ P+
N-Type well N+
N-Type well
N+ P+
P-Type well
N-Type well
Psub
S Psub D
G
Psub
Isolated analog circuit
HV DNMOS
Below ground voltage
Guard ring
N+
VBias>0
- -
- - -
-
- -
- - -
-
- - -
-
VGR>0
Figure 1.1: Injection of electrons in the substrate due to below ground state on the drain of HV-DNMOS
of the main failures root cause is the injection of minority carriers.
This minority carriers propagation through the substrate is modeled by a lateral NPN BJT transistor. The modeling difficulty is that the lateral NPN BJT transistor parameters are layout dependent. Besides, the modeling of the BJT can not be obtained by the conventional diodes and resistors since the con- ventional diodes equations assume full recombination of minority carriers on its contacts [Sze06].
In [Lo Conte11a], new models for the diodes and resistors were presented and the minority carriers propagation through the substrate was investigated.
The key feature of these models is the consideration of the minority carriers and preserving their concentration and gradient and consequently the bipolar transistor can be modeled using these enhanced components. However, these models did not consider the injection of high currents, known as high-injection phenomenon, and the substrate netlist was manually extracted, besides, only DC simulations were performed.
1.2 Contribution
In the context of the European project AUTOMICS, ´Ecole polytechnique f´ed´erale de Lausanne (EPFL) research team was responsible for developing the diode and resistor models to accelerate the model speed and accuracy especially for the high injection conditions. Along with this activity, in Universit´e Pierre et Marie Curie (UPMC), the computer science laboratory (LIP6) research team was responsible
2
1. Introduction
for the development of a CAD tool performing the parasitic substrate extraction and developing a new design methodology for the smart power ICs.
This proposed design methodology aims at improving the design reliability.
This improvement is achieved by simulating the effects of substrate minority carriers coupling between the high voltage and low voltage circuits integrated on the same die. Consequently, the coupling protection rings can be optimized and hence reducing the silicon area and the cost. Also, a methodology for analysis of failures due to the parasitic couplings is proposed.
The contributions of this thesis can be summarized in the following points:
• Proposal for a new smart power ICs design flow:
The conventional smart power ICs design flow considers the substrate as a network of resistors and capacitors hence it is not capable of modeling the lateral NPN transistors. We added a new step in the design flow in which we extract the substrate as a network of enhanced diode and resistor models that comprises the effect of minority carriers. Consequently, we are able to identify the coupling currents in the substrate and their effects.
We have also proposed a new technique to identify the root cause failures that are due to minority carriers coupling. The conventional failure analysis depends on the manual extraction of substrate parasitic components that is pretty tedious and time consuming. Our proposal is based on using the CAD tool AUTOMICS that is capable of extracting the substrate parasitic components automatically.
We conduct a study on an industrial test case that suffers from a failure due to the minority carriers coupling. We manage to identify the failure in transient simulations and analyze some techniques to prevent it.
• Proposal for a fully integrated PI compensation in DC-DC buck converter in low switching frequencies:
Since the DC-DC converters are suffering from the substrate coupling due to the injection of minority carriers, we investigate this kind of circuits extensively in this work. In automotive applications, low frequencies may be used in order to reduce electromagnetic interference (EMI). In such low frequencies, the reactive components like the capacitors used in the compen- sation circuits in feedback loop have large values and can not be integrated.
In this context, we proposed a digital representation of the capacitor func- tionality that can be integrated on chip. Hence, the off-chip components count is reduced and the cost is reduced. The system level simulations show an acceptable performance for the proposed method and the conventional off-chip solution.
• Design of a DC-DC buck converter based on the proposed method-
1. Introduction
ology:
The DC-DC buck converter system comprises high voltage blocks like switches and analog sensitive blocks like the bandgap circuit. The floorplan is an im- portant step to guarantee that the mutual effect between these two blocks are minimum. We designed a full DC-DC buck converter system and ver- ified the floorplan using the proposed methodology to guarantee that the substrate coupling is minimized. The chip is fabricated using AMS HVC- MOS 0.35 µm technology and the measurements and the post-simulation results using the tool AUTOMICS show an acceptable agreement.
1.3 Thesis outline
The outline of this thesis is as follows:
• Chapter 2 presents a survey of the state of the art of the substrate mod- eling techniques. It shows the main advantages and disadvantages of these modeling techniques. The different considerations when modeling the sub- strate in the low voltage analog-mixed signal and high voltage circuits are discussed.
• Chapter 3focuses on the proposed substrate parasitic components extrac- tion framework refered to as AUTOMICS. It starts with the explanation of the enhanced diode and resistor models developed in EPFL. A com- parison between the conventional and enhanced components is presented.
Also, it shows a circuit modeling for these enhanced models to facilitate the comprehension of the model from the circuit perspective. Finally, it shows the principles of the CAD tool used in the substrate parasitic components extraction.
• Chapter 4presents the conventional smart power ICs design methodologies then introduces our proposed design methodology. The substrate parasitic coupling verification step is explained then the analysis step of failure due to substrate parasitic coupling is elaborated using the tool AUTOMICS.
An industrial test case that has a failure due to the substrate coupling is investigated along with some protection techniques. Finally, the simulation results are presented.
• Chapter 5 establishes a background for the DC-DC buck converters. The small signal models of the buck converters are derived. The two common control methods which are the voltage mode control (VMC) and the cur- rent programmed mode (CPM) control are discussed. Lastly, the proposed analog-mixed PI controller in the low switching frequency is presented.
4
1. Introduction
• Chapter 6 shows the circuit level of the DC-DC buck converter. The circuit of each block in the system is explained. Then, the floorplanning and the measurement of the system are discussed. Finally, the substrate simulation results are compared to measurements.
• Chapter 7 concludes the thesis and points out some future work.
