Examen MEA 2
èmeAnnée
Systèmes Logiques & Optimisation Septembre 2000
1 : Synthèse d’un système séquentiel synchrone
Faire la synthèse d’un circuit logique synchronisé par une horloge H, possédant une entrée "e" et une sortie "s"
(Figure 1). Ce circuit doit réaliser le complément à 2 de nombres N de 4 bits arrivant en série sur son entrée "e"
(poids faible en tête). Les nombres exprimés en complément à 2 sont restitués en série sur la sortie "s" du circuit (poids faible en tête).
Le choix du type de machine (Moore ou Mealy) est libre.
On se limitera à donner :
- Le graphe d’état du système - La table d’états
- La table d’états réduite
Nota : Pour déterminer le complément à 2 on utilisera l’algorithme suivant:
- Scruter le nombre N à partir des poids faibles - Tant que les bits rencontrés sont à 0, les conserver - Conserver le premier 1
- Inverser tous les bits suivants
... E S
Nombres de 4 Bits Figure 1
H
2: Synthèse d'un système séquentiel asynchrone
Réaliser un système séquentiel asynchrone disposant de deux entrées D et H et d’une sortie Q fonctionnant de la manière suivante :
Qn+1 = D si H passe de 0 à 1
Qn+1 = Qn si H passe de 1 à 0 ou si H n’est pas modifié
3: Minimisation
a. Par la méthode de Quine Mc Cluskey, déterminer la base première complète de la fonction multiple composée des deux fonctions simples F1 et F2 suivantes :
Id (F1) = R1(0,5,6,7,10,11,12,15) + RΦ(2,8,9) Id (F2) = R1(4,5,7,12,15)
b- Déterminer une expression de chacune des deux fonctions qui minimise le nombre de portes global nécessaire à la réalisation de ces fonctions. On utilisera pour cela une table de choix.
