DIGITAL DESIGN (Introduction to) J.-M. Dutertre

DIGITAL DESIGN (Introduction to) J.-M. Dutertre

Figures du cours

Cours 3A ISMIN par

J.-M. Dutertre

Gardanne, Centre Microélectronique de Provence, 2020

Chapitre 2

FIGURE1 – Vue en coupe d’un transistorMOSde type N (NMOS).

FIGURE2 – Structure 3D d’un (NMOS).

− a −

V₁

+ + + + + + + + +

V₁

+ ⁺ V₁

+ + + + + + + +

+

V₂

− c − isolant

conducteur

SC p

"canal d’électrons"

+ + + + + + + +

I

− b −

FIGURE3 – Principe de fonctionnement d’un transistor (MOS).

i

v GS

G _DS

D

v

S D

FIGURE4 – Symbole simplifié du transistorNMOS(casvBS=0).

FIGURE5 – CaractéristiqueiD−vDSd’unNMOS.

FIGURE6 – CaractéristiqueiD−v_DSd’unNMOSintégrant la modulation de la longueur du canal en régime saturé.

D

v DS v = 0,8 V

GS

v = 1,4 V

GS

v = 2 V

GS

v = 2,5 V

GS

i

FIGURE7 – CaractéristiqueiD−vDSde la zone ohmique du régime triode d’unNMOS

(v_DS<<2·(v_GS−V_tn)).

S D

S D

B

G G B

FIGURE8 – Symbole complet du transistorNMOS(gauche) et symbole usuel (droite).

Substrat P

G

Polysilicium Oxyde

zone de Canal

déplétion

S D

C1

d CSB

C

CDB C_ov,S ov,D

C

FIGURE9 – Capacités du transistorMOS.

C DB

C SB

C GD

C GS

C

GB

G

D

S

B

FIGURE10 – Schématique des capacités du transistorMOS.

−PMOS−

N+

N+

N+

G B B

Pol.

Pol.

inverse

Substrat P P+

B

S G D

D S

−NMOS−

P+

Puit N P+

L

FIGURE11 – Vue en coupe d’un transistorPMOS.

B G

i

v

v

S

D

B G

G

S

D S

D

FIGURE12 – Symboles simplifié, usuel, et complet du transistorPMOS.

(c)

P+

tox

Poly 1 DIFF Metal 1

NPLUS PPLUS CONT Substrat P

N+ N+

A A’

plan de coupe

−PTAP− −NMOS−

(a)

N+

N+

W

(b)

Leff= L−L overlap

bec d’oiseau

FIGURE13 – Layout d’unNMOS: (a) vue en coupe transversale avec contact de polarisation (PTAP), (b) vue en 3D, (c) vue de dessus (i.e. layout duNMOS).

= +

FIGURE14 – Layout d’unNMOS.

Substrat P

A A’

plan de coupe

−a−

−b−

P+

P+ N+

−PMOS− −NTAP−

(Vdd) Nwell

(gnd)

Poly 1 DIFF Metal 1

PPLUS NPLUS CONT

NTUB

FIGURE15 – Layout d’unPMOS: (a) vue en coupe transversale avec contact de polarisation (NTAP), (b) vue de dessus (i.e. layout duPMOS).

Chapitre 3

gnd

gnd gnd

Vdd

I ^v O

v

FIGURE16 – Symbole de l’inverseur logique.

v O Vdd

gnd

D D S

S G

G B

B

Mp1 v

Mn1 I

FIGURE17 – Schéma de l’inverseurCMOS.

gnd

I= 1 v

O= 0 Vdd

gnd

vI= 0 v

O= 1 Vdd

gnd

ON OFF

OFF ON

(a) (b)

vI= 0 v

O= 1

vI= 1 v

O= 0 rDS

rDS Vdd

gnd

OFF

OFF

(c) (d)

Vdd v

FIGURE18 – Fonctionnement de l’inverseurCMOS.

v O I

Vdd

gnd PUN

v

PDN

FIGURE19 – Principe de réalisation des portes logiquesCMOS.

(a)

O VOH

VOL

VIH

VIL VOH

NMH NML

vI VOL

vO

vI Vdd

Vdd Vdd/2

(b) v

FIGURE20 – Caractéristique de transfert statique de l’inverseur logique.

Mn1

D v

O

v _GSn

v _DSn v _SDp

v _SGp Mp1

i Vdd

gnd

D D

G G

S S

v I

FIGURE21 – InverseurCMOS.

iD

vO VDD VOH v = 0I

Mn1

Mp1

FIGURE22 – Point de fonctionnement de l’inverseurCMOSpourvI=0V.

iD

VDD vO VOL

v = VI DD

Mn1

Mp1

FIGURE23 – Point de fonctionnement de l’inverseurCMOSpourvI=VDD.

D

VDD v = VI DD

v = VI DD v = 0I

vO v = 0I v = V /2I DD v = V /2I DD

i

Mp1 Mn1

FIGURE24 – Détermination graphique de la caractéristique de transfert statique de l’inverseur

CMOSpourv_Ivariant de 0 V àV_DD.

Vdd/2−Vtn

OH= Vdd

VOL= 0 v

I vO

(c) (a)

Vdd/2−Vtp

V

Vdd Vdd+Vtp Vtn V

IL V IH

(b) (d) (e)

FIGURE25 – Caractéristique de transfert statiquevO−vI de l’inverseurCMOS.

10%

t t

50%

50%

90% 90%

10%

v

vOUT V = V_{OH DD}

V = 0_OL

V = V_{OH DD}

V = 0_OL

tpHL t_pLH

tf t_r

IN OUT

v v

IN

FIGURE26 – Temps de propagation de l’inverseurCMOS.

Mn1

gnd Vdd

gnd Mp1 CGD

CGD

CDB

C_DB

C_inter CGS

C_GS Vdd

gnd Mp2

Mn2

gnd

Cload

IN vIN v

vOUT

v _OUT

FIGURE27 – Capacité de charge équivalenteC_loadau nœudv_OUT.

t v_IN

V_DD/2

t v_OUT

t_pHL t_pLH

50%

VDD

FIGURE28 – Illustration pour le calcul det_pHL.

vOUT V /2

DD

V − V DD tn

t=0+

t=0− Cload

i_D

vOUT

v_GSn

v_DSn VDD

gnd gnd

DD

D

VDD V = V_GSn

i

B

A D C

E

FIGURE29 – Calcul detpHL.

(b)

t t

pic

(c) (a)

V_DD V +V_{DD tp}

V_tn

t₁ t₂

i

v_IN V_DD

DD tp

V_tn V +V t₁ t₂

i

v

FIGURE30 – Pic de courant de court-circuit lors de la commutation d’un inverseurCMOS.

NTUB

DIFF

13 um

Vdd

Gnd

1.8 um 5.6 um NTAP

PTAP

1.8 um

MET1

FIGURE31 – Dimensions verticales d’une standard cell.

DIFF clk

in in

D flip−flop inv

inv

Vdd

out NTUB

out

data

MET1 line CONT MET1 out

Gnd

FIGURE32 – Association horizontale de standards cells.

Gnd Vdd

in in

out out out

clk data

in in

out out out

clk data

in in

out out out

clk data

in in

out out out

clk

data

in in

out out out

clk

data

in in

out out out

clk

data

in in

out out out

clk data

in in

out out out

clk data

in in

out out out

clk data

in in

out out out

clk

data

in in

out out out

clk

data

in in

out out out

clk

data

in in

out out out

clk data

in in

out out out

clk data

in in

out out out

clk

data

in in

out out out

clk

data

in in

out out out

clk

data

in in

out out out

clk data

FIGURE33 – Alimentations en forme de peignes imbriqués d’un circuit intégré.

FIGURE34 – Layouts de la standard cell de l’inv0(gauche) - et des standard cells desinv2et inv3(droite).

D S S D

G

D S D

W/2

G G

W

−a− −b−

D

−c−

S

W/2

FIGURE35 – Principe de repliement d’un transistor : illustration au niveau layout.

S G

D

S W L

W/2 G L

W/2L D

FIGURE36 – Principe de repliement d’un transistor : illustration au niveau transistors.

D D W/3

S S

G

FIGURE37 – Principe de repliement multiple d’un transistor.

In Vdd

Gnd

Out

FIGURE38 – Layout simplifié de l’inverseurinv4.

Chapitre 4

NMOS PMOS

FIGURE39 – Symboles usuels simplifiés des transistorsNMOSetPMOS.

entrées

n n

n

Vdd

gnd PUN

PDN

Z

FIGURE40 – Principe de fonctionnement des portes logiquesCMOSréalisées à base de réseau p (PUN) et de réseau n (PDN).

Z = A + B Z = A . B B

Vdd

Z A

Vdd

A

Vdd

B

Z

FIGURE41 – Associations parallèle et série des transistors du réseau p (PUN).

A B

Z

gnd

A

B

Z = A + B

Z = A . B

gnd gnd

Z

FIGURE42 – Associations parallèle et série des transistors du réseau n (PDN).

gnd

A

B

C

Vdd

B C

Vdd

Z

−a− −b−

A

gnd

Z

FIGURE43 – Identification des fonctions logiques de réseaux p et n.

Vdd

B

Vdd

gnd

B

Z A

FIGURE44 – Schéma au niveau transistors d’une porte NON-ET à 2 entrées.

gnd gnd

Vdd

B

A B

Z A

FIGURE45 – Schéma au niveau transistors d’une porte NON-OU à 2 entrées.

gnd gnd gnd

C

Z

A B C

B A

Vdd

FIGURE46 – Schéma au niveau transistors d’une porte NON-OU à 3 entrées.

C

Z

Vdd

D A

Vdd

B

Vdd

FIGURE47 – Schéma du réseau p de la porte logiqueZ=A.B.(C+D).

Z A

B

C D

gnd gnd

FIGURE48 – Schéma du réseau n de la porte logiqueZ=A.B.(C+D).

B

Z

A A

B B

A A

Vdd

B

Vdd

FIGURE49 – Schéma du réseau p d’une porte OU-EXCLUSIF à 2 entrées.

gnd

A

B

A A

B B

Z A

gnd

A

B B

Vdd

B A

Vdd

FIGURE50 – Schéma au niveau transistor d’une porte OU-EXCLUSIF à 2 entrées.

Cload nmos

(W/L) = p

pmos

Mn1 Vdd

gnd

(W/L) = n Mp1

v

v

FIGURE51 – Ratios de dimensions des transistors d’un inverseurCMOS.

(W/L)=2

(W/L)=2

(W/L)=4 (W/L)=2

eq

(W/L)=2

(W/L)=1_eq

FIGURE52 – W/L équivalents des associations série et parallèle de 2 transistorsMOS.

Chapitre 5

état (registre) Horloge

Elément de mémorisation Horloge

Bloc logique combinatoire

Etat futur Entrées

FSM Moore

Etat présent

Combinatoire

Sorties des sorties

Combinatoire des états

Mémorisation

FIGURE53 – Exemple de système séquentiel : la machine à états finis de Moore.

n

n D Q

clk

n

n D Q

clk

n

n D Q

clk n

n D Q

clk Logique

log. comb.

Entrées

Horloge

Sorties combinatoire

banc de registres (n bits)

FIGURE54 – Schéma de principe d’un circuit numérique synchrone.

gnd Vdd

Vdd

gnd

Inv 2

Inv 1

Q Qb

FIGURE55 – Architecture d’une cellule bistable.

S

S G G

Vdd

gnd D D S

S G G

ON

ON Vdd

gnd D D S

S G G

Vdd

gnd D D S

S G G

ON

ON

Vdd

gnd D D

Etat 0

Qb = 0

v = Vdd

Q = 1 v = 0

v = Vdd

Q = 0

Qb

Etat 1

Qb = 1

v = 0 V

FIGURE56 – Etats de mémorisation d’une cellule bistable (exemple). La couleur rouge est utilisée pour représenter la tension d’une interconnection à 0 V, la couleur verte pour la tension Vdd.

Vdd

Vdd Vdd

Vdd Vdd

Vdd

(a) (b)

Qb

(c) v

vQ

vQ

vQb

Inv 1

vQ

vQb

Inv 2 Inv 2

FIGURE57 – Caractéristiques de transfert statiques des inverseurs Inv 1 et Inv 2 du bistable : (a)vQ=fInv 1(v_Qb), (b)v_Qb=fInv 2(vQ), (c)vQ=f_{Inv 2}⁰ (vQb) .

Vdd Vdd

Etat 1

Q

Etat 0

v

v

A

B

C

Inv 1

Inv 2

FIGURE58 – Courbes enailes de papillondu bistable.

Mp1

Q

Qb EN

EN

ENb D

Inv 2

Mn1 Inv 1

FIGURE59 – Exemple d’architecture d’une D latch.

D

Mn1

EN EN

Mp1

Q

ENb EN Qb

Inv 2 Mp2

Mn2

FIGURE60 – Deuxième exemple d’architecture d’une D latch.

Mode mémorisation (EN = 0) Qb

Inv 2

D Q

Inv 1

Qb

Inv 2

D Q

Mode écriture (EN = 1) : Q = D

Inv 1

FIGURE61 – Illustration du fonctionnement d’une D latch en mode écriture (gauche) et en mode de mémorisation (droite).

Slave latch

Mn4 Mn3

Inv 4

D Q

Inv 1

Inv 2 Mn2

Mn1

CLKb

CLK CLKb

CLK

Master latch

Inv 3

FIGURE62 – Architecture d’une bascule D.

(1)

CLK

0 t 1

front montant

(2) (1)

Esclave Maitre Maitre

Maitre Ecriture

Memorisation Ecriture

Memorisation

Memorisation

Ecriture

FIGURE63 – Modes de fonctionnement des latchs d’une bascule D.

D1

T

clk+

T

T

n

Q1 D2 Q2

n D

CLK

pMax

Q D

DFF D

Q

DFF

n

D

T

clk2q

FIGURE64 – Etablissement des contraintes temporelles d’un circuit numérique synchrone.

setup T

hold

Dclk2Q

DpMax

Dclk2Q

DpMax

D2 Q1

Q2

i

i

i

D2 Q1

Q2

i

i

i

glitches logiques

(a) contrainte de timing satisfaite

(b) violation de setup

metastable

slack T

CLK

FIGURE65 – Illustration graphique de la contrainte temporelle de temps de setup : formes d’onde pour un bit d’indiceides données en Q1, D2 et Q2 lorsque le contrainte est respectée (a) et en cas de violation de setup (b).

CLK1

1

Tskew

1

0 t

CLK2

0 t

FIGURE66 – Skew entre les fronts d’horloge au niveau de deux basculesDFF₁etDFF₂.

CLK

Vers DFF Vers DFF Vers DFF

Vers DFF Vers DFF Vers DFF Vers DFF

Vers DFF Vers DFF Vers DFF Vers DFF Vers DFF Vers DFF Vers DFF Vers DFF

Génération

Vers DFF

FIGURE67 – Architecture d’un arbre d’horloge.

CLK Génération

Vers DFF

FIGURE68 – Arbre d’horloge en H.