nombre de transistors / puce

De la puce

l'algorithme à

pas à pas

•De la puce à l’algorithme

•Conception et fabrication

•Circuiterie des portes CMOS complémentaires

•Comportement électrique de la porte CMOS

•Circuiterie des portes CMOS non complémentaires

•Eléments de mémorisation statiques

•Eléments de mémorisation dynamique

•Structures régulières sur silicium

•Addition sur silicium

•Multiplication sur silicium

Buts de cette leçon

Montrer que

1- la technologie change rapidement

2- cette évolution est prévisible (technology roadmap)

⇒ les méthodes de conception doivent suivre

Donner une idée grossière des méthodes de conception

Évolution de la technologie des ordinateurs

Complexité

Encombrement Vitesse

Consommation Coût

Fiabilité

18 000 tubes 200 m

150 opér. / s 10 kW

$1 000 000 Heures

x 100 x 10 x 10 x 10 x 10 x 1000

1 200 000 transistors 2 cm

20 10 opér. / s 1 W

$ 1000 Années

-8 5

-3 -4

3 3

6

1945: ENIAC 1990 : 68 040

Et si les voitures

Vitesse

Consommation Coût

Fiabilité Poids

110 km / h 10 l / 100 km 100 000 F Année

1 t

x 10 x 10 x 10 x 1000 x 10

3 000 km / s

1 l / 100 000 km 100 F

1 000 ans 10 mg

-4 -3

-8 5

Évolution de complexité

1970 1980 1990 2000

10

³

10

⁴

10

⁵

10

⁶

10

⁷

10

⁸

10

⁹

mémoires

microprocesseurs

nombre de transistors / puce

(densité x surface)

4004 8080

68000 8086

8028668020

80386

80486 68040

Pentium T9000

1K

4K 16K

64 K256K

1M

4M

16M

64M

croissance = 1,5/an (5% p

ar mois )

( double en

1,8 ans)

croissance = 1,3 5/an

(double

en 2,2 an)

PowerPC 1 Gigabit

Dec Alpha II 256 M

M2000

Évolution de surface de puce

1970 1980 1990 2000

10

¹

10

²

mémoires

microprocesseurs 8080

68000 8086

68020 80386

80486,68040

Pentium ,68050

4K

16K 64 K

256K

1M

4M

16M

64M croissance = 1,13/an

80286

ta ille e n m m

2

Évolution finesse de gravure et densité

1970 1980 1990 2000

1960 100

10

1

0.1

longueur de gri ll e ( µm )

0,8 0,60,4 0,2

10 µ

0,35 µ

0,18 µ 0,5 µ

3 µ 25 µ

1 µ 1,5 µ

45 000 à 60 000 30 000 à 40 000 15 000 à 20 000 1250 à 1500 100 à 200

Nombre de portes par mm²

2 µ

Évolution le la Fréquence d'horloge des microprocesseurs

1973 1983 1993

100

10

1

0.1

8080/6800 8085/Z80

8086/68000

80286/68020

80386

DEC Alpha 80486

SPARC 1000

croissance = 1,25/an

Le gigahertz sera atteint peu au delà de l'an 2000

AMD 2900

PowerPC

Puissance dissipée par quelques microprocesseurs

5 10 15 20 25 30 35 40

1980 1985 1990 1995

I80386 DX 33

• • • •

•

• •

•

I80486 DX 33 I80486 DX 50

I80286 I80486 DX/2 66

powerPC 66 pentium 66

pentium 130 Dec Alpha 200

•

Dec Alpha

•

50 Watts

puiss an ce en Watts

?

La dissipation d’un boîtier plastique est ≈ 2 Watts

Évolution de la tension d’alimentation V _dd

1970 1980 1990 2000

1960 Tension d’alim entation V

dd (différence de potentiel entre Vddet Vss )

1 2 3 4 5 6 7 8 9 10 11

2010 ?

12

Nous verrons dans le cours suivant comment taille de transistor, vitesse,

puissance, champ électrique, tension d’alimentation Vdd, dissipation sont liés

Évolution de la puissance de calcul

Puce 286386 Pentium486

Intro 19821985 19891993

Vente/an 199237

4913

Vente/an 19960,8

3975 5,4

Complexité 130 000 275 000 1 200 000 3 100 000

Mips 15 10020

fréquence x loi de Amdhal ( complexité)

croissance = 1,5/an

Remarque: l’évolution de la puissance de calcul suit l’évolution

de la complexité (nombre de transistors) des circuits.

Évolution du coût de la Lithographie

0 1 2 3 4 5 6 7 8 9

Finesse de gravure (µm) 0,1 0,2

0,3 0,4

0,5 0,6

0,7 0,8

0,9 1,0

1,1 1,2

Coût relatif de la lithographie (par rapport à 1,0 µm) 10

Coût des équipements x nombre d'étapes de lithographie

100 200 300 400 500 600 700

Nombre d'étapes de fabrication

Évolution des parts des technologies

0 10 20 30 40 50 60 70 80 90 100

<1% 1% BICMOS

CMOS

39%

48%

60%

64%

2%

NMOS

24%

21%

14% 10%

PMOS

41%

2%

22% 1%

BIPOLAIRE

ANALOGUE ^20%

17% 15% 15%

19% 12% 9% 7% 6%

autres TTL et

4% ECL 4% 4%

5%

($88,0B) ($47,4B)

($46,0B) ($41,2B)

($29,0B) ($10,2B)

Années

3% 1%

Bipolaire 2% GaAs

12%

MOS

Pourcentage

12%

74%

et autres

<1% 2% 3%

1982 1987 1989

1988 1990

1996

Quel est le but de la conception

Qu’est-ce que la conception descendante

Le but ultime de la conception est de produire les dessins des masques

d’un circuit qui est fonctionnellement équivalent à ses spécifications initiales.

La conception consiste à passer d’un niveau d’abstraction à un niveau plus bas

• en conservant la fonctionnalité

• en respectant certains objectifs décidées aux niveaux supérieurs:

surface, vitesse, consommation, testabilité, robustesse

• en respectant certaines contraintes physiques

• règles de dessin, délai, consommation, ... des composants

Dépasser la concurrence

Où rechercher la performance ? -Algorithmes

-Logique

-Schématique -Electrique -Dessin

-Technologie

(réduire le nombre d'itérations)

(réduire le chemin et/ou le nombre de portes) (réduire le nombre de transistors)

(réduire le retard et la période d'horloge)

(réduire la surface, le nombre de vias et contacts)

(réduction des dimensions, BICMOS, GaAs, …)

Les niveaux d'abstraction et la conception descendante

Queue Number 1 2 3 4 5 6

fori=0 to10 docaseinput of 1: b := 5;

2 b := 10 ; end;

Begin

@ Posedge(clock) ->trig ;

if (trig=1) a=b&c ; end

R SQ

Stochastique

Fonctionnelle

Transfert de registres

Portes logiques

transistors

n n p p

masques

Quantité d’information multipliée par un ou

deux ordres de grandeur

à chaque étape

Étapes de la conception

Spécifications Définition Fonctionnelle

Synthèse logique Synthèse électrique Synthèse topologique

Placement-Routage Vérification

Modèle de délai & consommation Paramètres électriques

Règles de dessin des masques

fondeur Voir cours de Conception Avancée

si la conception est bonne dessin des masques

Acteurs de la conception

Concepteur

modifications

évaluations

spécifications règles de dessin

bibliothèque de cellules

paramètres électrique

puce

dessin masques

vecteurs de test

•spécifications: à tout niveau, saisie graphique ou textuelle (VHDL)

•modifications: éditeur graphique ou éditeur textuel

•évaluation: résultat de simulation (SPICE, VHDL) ou de vérification (DRC, ERC, LVS)

•règles de dessin des masques: garantissent que la puce se comporte comme son modèle

•les paramètres électrique servent à particulariser les simulateurs généraux (SPICE)

•des morceaux de circuit réutilisables (dans certaines conditions) sont répertoriées en bibliothèque

•la reproduction sur la puce des dessins des masques (GDS II) est automatique

•la puce fabriquée doit être testée par application d’une série de vecteurs (HILO)

Testeur Fondeur de

Silicium Outils CAO

Nécessité de modèles prédictifs

( surface, délai, consommation, robustesse)

• Système

• Fonctionnel

• Architectural

• Logique

• Électrique

• Topologique

Impact de la décision

très faible

très bonne

précision du modèle

très importante

Indicateurs pour une conception efficace

- Surface de silicium coût de fabrication - Période d'horloge performance

- Temps de conception coût de conception

fenêtre de commercialisation - Rendement de fabrication coût de fabrication

- Durée du test coût de fabrication - Coût du boîtier et montage coût de fabrication - Puissance dissipée coût d’utilisation

- Fiabilité coût d’utilisation

Indicateurs

Les interfaces

Technologie Règles de dessin Modèles électriques

Full custom

Bibliothèque de cellules précaractérisées (fonction, délai) Cellules spécialisées ( ROM, RAM, chemin de données, ...) Prédiffusé (tableau de portes, mer de portes)

Programmable (Électriquement, logiquement) Microprocesseurs, microcontrôleurs

Comment obtenir du rendement

10 1 1000 100 10 000

0.9995 0.995 0.95 0.61 0.0067

nombre rendement Minimiser la surface

Éviter les schémas à risque

Ne jamais faire confiance à une

simulation électrique typique

niveau système niveau algorithme niveau architecture

Domaine structurel Domaine comportemental

Domaine φysique

niveau logique niveau électrique niveau topologique

Dessin des masques Dessin du schéma Bloc

Plan de masse des blocs Plan de masse du circuit Encombrement système Registre, UAL

Système Bloc fonctionnel Porte, Bascule Transistor, fin Polygone, contact

Système Algorithme

Transfert de Registre Équations logiques Modèle de transistor Capacité parasite, résistance, diodes,.

Niveaux d'assemblage

transistor porte

puce

boîtier

carte

rack

circuit syst ème

Le Challenge: tenir les délais

0%

-10%

-20%

-30%

-40%

Incidence sur les bénéfices

-33%

Production retardée de

6 mois

-22%

dépassement du coût

de 9 %

-3,5%

coût de développent

dépassé de 50%

hypothèses

20% croissance du marché 12% d'érosion annuel des prix 5 an de vie du produit

Source Mc Kinsey and Co

Réduire le temps de conception

démarche descendante vérifiée régularité

réutilisabilité

Blocs (PLA, ROM, RAM, BitSlice, ..) Plan de masse

Simulation, preuve Structure compiler Bibliothèque

Générateurs

Placement & Routage

Période d'Horloge

Tcm = Temps de Cycle Minimum (ns) = 1000

F MHz

Tpg = Temps de propagation moyen par porte (ns)

Tic = Temps de propagation par unité de longueur d'interconnexion L = Longueur moyenne des connexions entre portes

Ng = Nombre de couches (portes) logiques entre registres Tsu = Temps d'Écriture des Registres

Tcko = Temps de Lecture des Registres

Tck Skew = Dispersion des horloges dans le circuit

Ng Tcm

Tcm ≥ Ng ( Tpg + L * Tic ) + ( Tsu + Tcko ) + Tck Skew

(quadratique finesse de gravure)

Registre Source

Registre Destination

(ou période d'horloge)

D'où vient qu'un circuit dissipe de la puissance ?

PD = F * Ar ( I

ds-sat

* Ft * V

^dd

+ C * V

^dd2

) + ( I

ds-stat

+ I

ds-leak

) V *

dd

PD = Puissance dissipée F =

Fréquence d'horloge (MHz)

Ar =

Taux d'activité (nombre moyen de transitions par cycle de calcul)

I

ds-sat

=

pointe de courant (courant de court circuit ) à travers les transistors P et N saturés durant une transition transition ( µA )

Ft =

temps moyen pendant lequel les transistors P et N conduisent tous les deux (ps)

V

dd

=

Tension d'alimentation (V)

C =

Capacités parasites ( pF )

I

ds-stat

=

Courant statique (nul en logique non ratio)

I

^ds-leak

=

Courant de fuite (normalement négligeable)

n p

Cgs

Cg s

Cgd

s d d s

Cdiff-sub

Puissance dissipée

F =

^{Réduire F} revient à ralentir le circuit, ce qui n'est pas le but

Ar =

En moyenne, il y a ¹₂ transition utile par cycle Toutes les autres transitions sont des "glitches"

Les "glitches" sont dus a des reconvergences de chemins de longueur différentes Le nombre de glitches peut être réduit par une conception adéquate.

I

ds-sat

=

Le courant statique à la commutation peut être éliminé par de la logique dynamique à phases non recouvrantes (coûteux)

Son effet est réduit en minimisant le temps de commutation

Ft Ft =

Le temps de commutation est réduit par des signaux a grande pente

En général, le courant de commutation compte pour moins de 10% du total

V

dd

=

réduire la tension d'alimentation réduit quadratiquement le courant

I

ds et donc linéairement la vitesse.

C =

Certaines réalisations de portes logiques ont moins de capacité parasite.

La voie la plus prometteuse est de réduire le taux d'activité Ar

PD = F * Ar ( I

ds-sat

* Ft * V

^dd

+ C * V

^dd2

) + ( I

ds-stat

+ I

ds-leak

) V *

dd

Technologie

puces des

Schéma électrique

But de cette leçon

Montrer les liens entre 3 niveaux:

1- Électrique (transistors et connexions)

2- Masque dessinés (étape ultime conception) 3- Circuit fabriqué (technologie)

Les fondeurs de Silicium imposent des Règles de Conception

1- Règles de Dessin des masques 2- Règles électriques

dessin symbolique Dessin des masques Fabrication des masques opérations technologiques

circuit fabriqué

ConceptionTechnologie

Rappel: L’étape ultime de la conception est le dessin des masques

Cristal de silicium pur

noyau

électrons de valence

tétraèdre

14

Synthèse: Jean Louis Noulet INSA

Cristal de silicium pur

Si Si Si Si

Si Si Si

Si Si Si

Si

Si noyau

électrons de valence

tétraèdre

comme carbone, germanium, étain, … 14

Silicium dopé N

Si Si Si

Si P

Si Si

Si

Si P

pentavalent

Phosphore

électron délogé par l'agitation

Silicium dopé P

Si Si Si

Si B

Si Si

Si

Si B

trivalent

1 pour 1000 à 1 000 000 Si

Bore

Jonction pn

+ _

dopé N dopé P

_ +

dopé N dopé P

P B

électron trou

+ _ + _

noyau

(fixe) noyau

(fixe)

mobile Zone dépourvue de

charges mobiles

n p

dopé N dopé P silicium

dopé N dopé P

MOS: Métal/Oxyde/Semiconducteur

S D

substrat (bulk) Grille

Source

S

^Drain

D

Grille ou Gate

G

Oxyde

Semiconducteur

Au début (RCA 1962) la grille était en Aluminium d'où le nom MOS:

Métal/Oxyde/Semiconducteur

Le MOS est parfaitement symétrique et on appelle SOURCE (d'électrons) le coté le plus négatif (le plus positif pour les PMos)

Le substrat est mis à la masse (à V_dd pour les PMos)

(Si O )₂

Silicium dopé

MOS: isolation par diode

Entre les zones ayant des électrons (-) libres et celle ayant un déficit d'électrons (+) il y a une zone dépourvue de tout porteur et donc non conductrice ou isolante ( à condition que les jonctions PN soient correctement polarisées)

- - - - - - - - - - - - - - - - - ---

- - - - - - - - - - - - - - - - - - - - - - - - - - - -

- - - - -

- -

+ + + +

+ + + + + + + + + + + +

+ + + + + + + + + +

+ + + + +

+ + +

+ + + + + + + + +

+ + +

+

+ + + + + +

+ + + + +

+

+ + + +

+ + + +

+ +

Substrat (dopé P ⁾

Source et Drain dopés N

MOS: Effet d'un champs électrique

Grille

_ _

_ +

_ + _ +

+

Champs vertical: porteurs attirées ou repoussées: changement de la

concentration

Champs horizontal: vitesse limitée par la mobilité

des porteurs

isolant

Si O2

MOS: état bloqué

S D

Bulk (substrat) Grille

V

^gs

Si V gs est inférieur à V t (tension de seuil dépendant du dopage et de l'épaisseur d'oxyde) le transistor est bloqué

Sa conduction extrêmement faible est exploitée en micropuissance La résistance de la couche d'oxyde est > 10

¹²

Ω .

oxyde

MOS: état passant

S D

Bulk (substrat) Grille

Si V gs est supérieur à V t (tension de seuil) le transistor conduit Les charges positives sont repoussées vers le bas et les charges

négatives (électrons) attirées vers le haut s'accumulent sous la grille.

Il y a inversion, et création d'un canal.

Si le champs augmente, la densité de charges augmente et la profondeur du canal augmente également. Les charges disponibles croissent comme le carré du

champs

MOS: état saturé

S D

Bulk (substrat) Grille

Si V

_d

augmente trop alors V

_gd

devient inférieur à V

_t

alors le MOS se bloque du côté du drain. Plus V

_d

augmente, plus la résistance du MOS augmente. Le courant reste alors constant.

On dit que le MOS sature .

V

^d

^augmente

Grille

S S S S D

MOS: état saturé

R

S S' D

G

I

_DS

V = V + R * I

_{S' S DS}

La tension en S' contrôle le transistor par V

GS’

⇒ Le courant I

DS

contrôle le transistor

⇒ Le courant I

DS

reste constant

canal du transistor

I _DS ⇒ V _S' ⇒ V _GS' ⇒ I _DS

I _DS ⇒ V _S' ⇒ V _GS' ⇒ I _DS } ^I DS constant

partie pincée

Coupe d'un transistor

poly

oxyde poly oxyde substrat oxyde

diffusion substrat

diffusion

métal (aluminium) contacts

Un circuit intégré est une superposition de couches, semi- conductrices, conductrices ou isolante

Si O₂

Photogravure: exposition

Silicium

Dépot

Résine

photosensible

lumière ultra-violette faisceau d'électrons

rayons X exposition à travers un masque opaque

Alu évaporation condensation SiO2 oxydation

préciptation

Tournette

force centrifuge pour tendre

évaporation solvant cuisson

Photogravure: exposition

masque plein champs6" photorépétition sur tranche

Photogravure: exposition

Résolution= 0,5 λ / ouverture Actuellement λ = 250 nm résolution = 0,25 µ

profondeur de champs = µ

Pas de masque résolution = 0,1µ alignement = 0,2µ petite série(prototype)

dispersion des électrons réticule

objectif

canon à électrons

plaques

électrostatiques balayage

Gravures des zones non masquées

Résine négative (durcie par U.V.) Résine positive

(décomposée par U.V.)

développement et dissolution de la résine

gravure chimique des zones non protégées

par la résine

le reste de la résine est dissout et le circuit est

lavé

Fabrication d'un transistor

longueur dessinée

longueur effective

débordement implantation

recuit gravure

1,0 µ

200 Å

diffusion

N

silicium polycristallin grille

(1000° / 1200°)

implantation

Transistor fabriqué

substrat drain source

grille (longueur L)

(largeur W)

grille

source drain

substrat substrat Jonction PN ou Diode isolant de grille

épaisseur e

canal (longueur L)

(largeur W)

Etapes de fabrication (1)

découpe dans l'oxyde

masque

oxyde

Verre (quartz)

oxyde de chrome

masque d essiné

par le con cepteu

r

Etapes de fabrication (2)

oxyde

grille

mise en place de la grille

masque d essiné

par le con cepteu

r

masque

Etapes de fabrication (3)

implantation de phosphore ou arsenic dans le substrat

substrat

Ions d'ARSENIC ou PHOSPHORE pour la diffusion N et de BORE pour P La grille et l'oxyde épais servent de masque

diffusion N grille

Indépendant du

concept eur

Etapes de fabrication (4)

Substrat ( équipotentielle )

diffusion 1 ( équipo

tentielle)

diffusion 2 connexion conditionnelle

entre diffusion 1 et 2

Le transistor est parfaitement aligné avec sa grille (technologie autoalignée)

Grille ( soulevée pour voir le canal )

diffusion grille

Connexions de transistors

grille

schéma électrique équivalent

transistor N connexion en diffusion

connexion en poly

Remarque: on construit simultanément les connexions

de bas niveau (poly et diff) et les transistors

Trois vues de 2 transistors

(bas niveau)

Electrique

Dessin des masques

Vue en coupe

Photolithographie des zones actives Croissance de l'oxyde épais

Implantation sélective

(ajustement seuils) Dépôt et

Photolithographie du polysilicium Implantation

A la fin de ces opérations les transistors sont définis.

Il reste à les interconnecter

Dépôt puis gravure de l'oxyde épais (CVD)

Dépôt puis gravure des connexions en aluminium

Dépôt d'oxyde, gravure

dépôt d'aluminium, gravure des autres niveaux

d'interconnexion

Cpuce = Cprocess + Ctest + Cboîtier + Ctest Cprocess = Ctranche

( ^Puces / ^tranche ) _* Rdmpuce Puces / ^{tranche = π * ( Φ Φ Φ Φ tranche} / 2 )

²

Spuce - π * Φ Φ Φ Φ tranche

2 * Spuce - motif test Rdmpuce = Rdmtranche

1 + densité défaut * Spuce

= Coût de fabrication d'un circuit (puce) C puce

= Part du process dans le coût total C process

= Coût de fabrication d'une tranche C tranche

= Surface de la puce S puce

= Nombre de puces bonnes rapporté au total Rdm puce

= Nombre de tranches bonnes rapporté au total Rdm tranche

Interconnexions

métal 2 métal 1

polycristallin diffusions Via

Contacts

body N+ diff P diff N body P+

(technologies à 2 niveaux de métal)

connexion

d'équipotentielles

Le via et le contact ne peuvent être superposés

Règles de dessin des masques ECPD15

2,4

2,4 implantations

1,6

1 3,2

diffusion

2,4 polycristallin

pas ≥5,2

1,6 1,6

1

1,6 0,8

2,4

métal 1 et métal 2

pas ≥5,6 2,4

1

2,4

2,2 2,2 distance via à bord poly

4,8 4,8

diff P bord du puits N diff N

2,0µ contacts

contact (métal 1/poly, métal1/diff) Via (métal1/métal2)

Valeurs minimum sauf taille de contacts et des vias (2µ x 2µ)

2,0 1,6 2,0

0,8 1,4

2,4

transistor

Règles de dessin des masques ECPD10

implantations

1,0 0,75

2,0 1,5

1,0 1,0

0,75

1,0 0,5

1,5

1,5 0,75

1,5 contacts

contact (métal 1/poly, métal1/diff) Via (métal1/métal2)

diffusion polycristallin métal 1 et métal 2

1,5 1,25

pas ≥3,25 pas ≥3,5

Valeurs minimum sauf taille des contacts et des vias (1µ x 1µ)

1,0 0,5 1,0

1,5

transistor 1,0

1,5 1,0µ

3,0

1,5

3,0

diff P bord du puits N diff N distance via à bord poly

1,5 contact ou via

Règles de dessin des masques ECPD07

1,2

1,2

implantations

0,8

0,5 1,6

diffusion

1,2

polycristallin

pas ≥2,6

0,8 0,8

0,5

0,8

0,4 1,2

métal 1 et métal 2

pas ≥2,8

1,2 0,5

1,2

0,8 1,0

0,4 0,7

1,2

1,1

distance via à bord poly transistor

2,4 2,4

diff P bord du puits N diff N

1,0µ

contacts

contact (métal 1/poly, métal1/diff) Via (métal1/métal2)

Valeurs minimum sauf taille des contacts et des vias (1µ x 1µ)

1,0 2,0µ

1,0µ 1,1

Règles de dessin des masques AMS 0.6µ

diff P bord du puits N diff N

1,8 1,8

0,7 0,6

Valeurs minimum sauf taille des contacts (0,6µ x 0,6µ)

et des vias (0,7µ x 0,7µ)

Implantations

P et N diffusion polycristallin métal 2

transistor

métal 1

1,2 0,8

0,8 0,8

0,9 0,9

0,6 0,6 0,6 0,6

contacts

0,3

0,4

0,4 0,4

0,4

0,3

0,6 0,5

0,6 0,8 0,9

0,9

0,8 0,4

Distance implantation 0,8 si P et 0,4 si N

vias contacts

Circuiterie des

portes CMOS

complémentaires

But Passer d'une porte logique

(ou d'un ensemble de portes) au dessin Optimiser la surface en minimisant

- le nombre de transistors

- le nombre de vias et de contacts - le nombre d'arêtes de polygone

Minimiser le temps de conception

fonction logique portes logiques

réseau N réseau P symbolique

masque porte logique

classique

Abstraction logique

0

1 1

0

Transistor N

Bloqué si grille = 0 Passant si grille = 1

Transistor P

Passant si grille = 0 Bloqué si grille = 1

Valeur logique 1

Valeur logique 0

Valeur NON logique + 5 V

0 V Discrétisation

des tensions

tolérance au bruit

tolérance au bruit

} }

pris comme 0 par certaines portes et comme 1 par d'autres

Portes élémentaires en CMOS

p p n n

n n p p

n p

0 1 1

1 1 0 0

1

0 1 0

1 0 0 0

1 +5 V

0 V

0

^p

1

n

p

n

5 V

0 V

a b

a

b

0 V

Discrétisation du temps

2,4 volt 2,6 volt

A B

portes de seuils logiques différents fonctionnement non logique

⇒

dispersion technologique ⇒ dispersion des seuils logiques

dispersion technologique + bruits ⇒ tension sans image logique passage par tension non logique ⇒ incohérence circuit/fonction incohérence + délai des portes ⇒ incohérence temporaire

incohérence temporaire ⇒ discrétisation du temps

discrétisation du temps ⇒ horloge (synchrone ou autosynchrone) 2,5 volt

A B

0 1

1

0

Comparaison logique/analogique

Analogique

Précision limitée (techno) Valeur approchée (±5%) Logique infidèle

Compensations nécessaires Valeurs continues

Temps continu

Silencieuse et sensible

Exemple: multiplieur de Gilbert (Mos en faible inversion) 14t

Logique

Précision arbitraire (# bits) Valeur exacte

fidélité absolue (pas de dérive) pas de compensation

valeurs discrètes (bruit de quantification) Temps discret (bruit d'échantillonnage) Bruyante et insensible

Exemple: multiplieur 5x5 bits

550 transistors MOS bloqués/saturés

4 vues d'une fonction logique

p p n n

a

b s

0V Vdd

Vdd 0V Vdd 0V

s s

s a

b

a b a

b

Logique Electrique

Masque symbolique Masque

métré

❶ ❷

❹ ❸ métal

poly

diffu-

sion

Portes logiques un peu plus complexes

n n

p p

n n

p p a

b

c d

n n n n p p

p p

a

b

c

d Vdd

0V

Vdd

0V Vdd

0V

Entrées Sortie

Réseau trans. P

Réseau trans. N

a b c d

a

b

c

d

Réseau de transistors

Vdd

0V

Entrées Sortie

ET logique

conduit si les

2 réseaux conduisent

OU logique

conduit si l'un ou l'autre (ou les deux) réseaux conduisent

Conduit si sa grille vaut 1

soit 2 résea

ux en série

soit 2 réseaux en parallèle soit 1

transistor

Réseau trans. P

Réseau trans. N

Réseau

trans. N Réseau trans. N Réseau

trans. N

Réseau

trans. N

Conception des portes complexes (1)

Equation logique ⇒ schéma électrique

Les transistors P sont utilisés pour tirer à 1 et les transistors N pour tirer à 0. Il n'y a pas de perte de seuil

En conséquence les fonctions réalisables sont des fonctions

DECROISSANTES

des entrées.

n p

Vdd

0 V

Fonction identité qui ne marche pas Vdd

0V

Entrées Sortie

Réseau trans. P

Réseau

trans. N

Conception des portes complexes (2)

Un et un seul des deux réseaux N et P conduit à chaque instant. Ces réseaux sont logiquement complémentaires.

Comme l'un est en transistor P et l'autre en transistor N, les réseaux N et P sont duaux. Les deux réseaux ont les mêmes entrées et le même nombre de transistors.

¬

Vdd

0V

Entrées E Sortie f(E) Vdd

0 V Réseau

P

Réseau N

Réseau P

Réseau N

haute impédance correctes court circuit

conduit conduit conduit

si f(E)

conduit

si f(E)

Conception des portes complexes (3)

Pour construire une porte complexe on construit en premier le réseau de transistors N, avec les règles:

Pour construire le réseau de transistors P on peut procéder de 3 façons:

1 - croiser les règles ci dessous

2 - utiliser l'algèbre de Boole pour complémenter la fonction et procéder comme pour les N

3 - utiliser une méthode graphique pour tracer le dual du graphe N.

ET - réseaux en série

OU - réseaux en parallèle.

b a

d c e

a b

c

d e

c e

d

a b

V dd

V ^ss

Conception des portes complexes (4)

construction du dual

ET - transistors série

OU - transistors parallèles.

ET - transistors parallèle OU - transistors série

Règle pour le réseau N

Règle pour le réseau P

F = (a ∧ b) ∨ c ∧ (d ∨ e) F = ( a ∨ b ) ∧ ( c ∨ d ∧ e ) Equation pour le réseau N

Equation pour le réseau P

Se souvenir que N tire à la masse, donc l'équation doit être

complémentée, et P conduit pour un 0 donc les variables doivent être complémentées

D

Méthode 1: croiser les règles

Méthode 2: complémenter

a b

c

d e

c e

d

a b

dd

V ^ss

V

Conception des portes complexes (5)

construction du dual (suite)

+5V F

F

0V a

b

c

e d

Graphes duaux: tout cycle de l'un est sommet de l'autre et réciproquement. Les arêtes externes sont les connexions à l'extérieur

V ^dd

V ^ss

Méthode 1: construire le graphe dual

a b

c

d e

c e

d

a b

dd

V ^ss

V

Conception des portes complexes (6)

amélioration électrique

Raccourcir les chemins entre sortie et alimentation

Minimiser la capacité parasite de sortie

Mettre plus près de la sortie les transistors activés le plus tard

a

b

c

a b

a b

c

a b

a

b c

a b

a

b c

a b

a

b c

a b

a

b c

a b

f = a ∧ b ∨ c ∧ ( a ∨ b )

a

b c

c b

a a

a b

b

f

Conception des portes complexes (7)

amélioration délai et consommation

Dimensionner plus gros les transistors ayant une charge plus importante

Affecter la charge capacitive la plus faible aux signaux les plus actifs

Connecter les signaux les plus en retard prés de la

sortie

Stratégies de dessin

Aligner les diffusions Aligner les grilles

a b

c e

d a

moins de coude, moins de contacts moins de coude

Diffusions alignées (1)

a b

c

d e

c

e d

a b

f

b a c e d

f b

a c e d

f

V ss

V dd

V ss

V dd

1- Trouver tous les

chemins décrivant chaque réseau passant une fois et une seule par toutes les branches (chemin de Euler)

2- Trouver un chemin parcourant les

transistors dans le même ordre pour les deux réseaux

3- S'il n'existe pas de tel chemin, briser les réseaux et

recommencer avec chaque bout.

a b c d

Diffusions alignées (2)

Ces deux réalisations sont elles équivalentes ?

Vdd

n n

p p

n n

p p a

b

c d

0V

Diffusions alignées (3)

m étal poly diffusion

V dd

V ss

diff P diff N

V ^dd

V ^ss

Diffusions alignées (4)

V dd

V ss

diff P

diff N

V dd

V ss

m étal poly diffusion

Diffusions de plusieurs portes alignées

a

( a ∧ ( a ∧ b)) ∧ ( b ∧ ( a ∧ b )) = ∧ b ∨ a ∧ b = a ⊕ b a ⊕ b

a b

a b

Vdd

^0V

métal

poly

diffu-

sion

Diffusions de plusieurs portes alignées

a

( a ∧ ( a ∧ b)) ∧ ( b ∧ ( a ∧ b )) = ∧ b ∨ a ∧ b = a _⊕ b a ⊕ b

a b

a ≥ b

a b

Vdd

^0V

métal

poly

diffu-

sion

Comportement électrique de la

Porte CMOS

Dimensionnement électrique

Moyen:

- Adapter la taille des transistors à la charge à contrôler

Besoin :

- Modèle pour calculer les dimensions optimales

On a vu des familles de portes et des stratégies de dessin pour minimiser # transistors et capa parasites

minimiser surface de silicium On veut maintenant

minimiser les délais W L

schéma à transistors transistors dimensionnés

masques

fonction logique

Comportement électrique

•Modélisation

•Etablissement des équations

•Fonctionnement d'un inverseur en statique

•Détermination du seuil logique

•Courant statique

•Seuil et immunité au bruit

•Inverseur en dynamique

•Considérations simplificatrices

•Calcul des capacités parasites

•Dimensionnement d'une chaîne d'inverseurs

•Dimensionnement de portes logiques

•Latch-Up

MOS: modélisation du volume

n+

n+

x

z

y e

W L (p)

n+

n+

x L y (p)

S G D

1- On néglige les bords 2- On néglige z

Comportement physique à admettre

La quantité Q de porteurs attirés de la source sous la grille est linéairement proportionnelle au champs électrique vertical produit par Vgs ( on ne prend pas en compte la tension du substrat )

La vitesse de déplacement vde ces porteurs dans le canal est linéairement proportionnelle au champs électrique horizontal produit par

V

ds (on néglige la vitesse de saturation)

S

V

^gs

S D

V

^ds

- +

- +

substrat

( la tension du substrat, l'Effet de Substrat , l'effet "Early sont négligés dans les circuits LOGIQUES)

Mobilité µ Silicium GaAs

Electron 700 cm²/Vs 4000 cm²/Vs Trous 230 cm ²/Vs 200 cm²/Vs

Q = ε ⁽Vgs -_e Vt) quantité de porteurs

MOS: établissement des équations

n+

n+

x

y (p)

S

V

^gs G D

V

^ds

dy

V

^(y)

dQ = ε

e W dy (

V

^{gs -}

V

^{(y) -}

V

^{t )}

tension

surface du condensateur capacité/unité de surface/V

I

^{ds = dQ}_dt ⁼ _e^{ε W dy}_dt ⁽

V

^{gs -}

V

^{(y) -}

V

^{t )}

tension vitesse des porteurs

capacité/unité de surface/V v = dy

dt = µ E = - µ d

V

^(y)

dy

champ électrique mobilité des porteurs

I

^{ds = µ ε}_e ^{W (}

V

^{gs -}

V

^{(y) -}

V

^{t ) d}

V

^(y)

dy

facteur de mérite de la technologie

MOS: intégration des équations

I

^{ds = µ ε}_e ^W

(V

^{gs -}

V

^{(y) -}

V

^t

)

^d

V

^(y)

dy

I

ds y = 2 K W

(V

^{gs -}

V

^t

) V

^{(y) - 1}₂

V

^{(y) 2}

I

ds = 2 K W

(V

^{gs -}

V

^t

) V

^{ds - 1}

V

^{ds 2}

I

^{ds = 2 K W}

(V

^{gs -}

V

^{(y) -}

V

^t

)

^d

V

^(y)

dy

équation différentielle

Pas de constante d'intégration car

V

^{(0) = 0}

Pour y = L on a

V

^{(y) =}

V

^ds

n+

n+ y

S

V

^gs G D

V

^ds

dy

V

^(y)

L

⌡

⌠

0

y

⌡

⌠

0 y

[ ]

[ ]

µε

e = 2 K

MOS: modèles possibles

sans modulation de profondeur (simpliste)

sans pincement du canal (irréaliste)

avec régulation du courant par pincement sans modulation de la longueur du canal

modèle pour circuits analogiques

avec influence de

V

ds sur la longueur

tangente au sommet

2 (V

gs -

V

t

) V

ds -

V

ds²

2 *(V

gs -

V

^t

)

V

^{gs -}

V

^t

R = 1

2 K (V gs-Vt) Ohmiqu

e

linéaire

quadratique

générateur de courant

X Y

Z [

MOS: résumé des 3 modes

Bloqué: V _{gs <} V _t

Ohmique: V _{gs >} V _t ^et V _{gd >} V _t

Saturé : V _{gs >} V _t ^et V _{gd ≤} V _t

R = 1

2 K (V ^gs- V _t )

Ids = 2K W L ( V ^{gs -} V ^t) V ^{ds -} V ^ds

²

2 (zone ohmique)

Ids = K W L (V ^gs- V _t )

²

( V ^gs- V ^t)

Ids = 2K W L ( V ^gs- V ^{t) -}

²

( V ^gs- V ^t) 2

Facteur de Gain K

µε K = facteur de gain de la technologie = 2 e

µ = mobilité des électrons ≈ µ = mobilité des trous ≈ ε = permitivité du SiO ≈ e = épaisseur du SiO ≈

690 cm V s

²

230 cm V s

²

n p

35 10 µF cm

^-1

2 10 cm = 200 Å

^-3

unité de K = µF V s = µA V

^{-1 -1}

-5 2

2

K =

ⁿ

690 35 10 2 2 10

^-3

-5

≈ 60 µA V

K =

^p

230 35 10 2 2 10

^-3

-5

≈ 20 µA V

-1 -1 -1 -1

-2

-2

-2

Remarque importante:

La température et la saturation de vitesse dégradent ces valeurs de 50%

} même pour N et P

Applications cunutesques (1)

K

ⁿ

≈ 40 µA V K

^p

≈ 16 µA V

-2 -2

V

_Tn

≈ 1,0 V V

_Tp

≈ 1,5 V

G

D

G D S

S

bloqué ohmique saturé

bloqué ohmique saturé

I ^max = ^µA I ^max = ^µA L ^{p = 1µ}

W ^{p = 1µ} L ^{n = 1µ}

W ^{n = 1µ}

5V 5V

MOS: I _ds /V _gs

V

^gs

I _ds

V

^t

V

^ds

⁼

cste

V

^{gs >}

V

^t

^⇒ I

^ds

Courant d'inversion faible

G

_m

= ∂

∂ I ds

V gs

Transconductance ou gain du transistor

(petit signal)

I ds = K W L (V ^gs- V ^t )

²

G

_m

≈ 2 K W L (V ^gs- V ^t )

MOS: I _ds /V _gs

V

^{gs = 5V}

V

^{gs = 4V}

V

^{gs = 3V}

V

^ds

I

^ds

Ohm ique

Saturé

I

^ds

^{= K W} _L ^V

^ds2

saturation

V

^gs

_≥ V

^tn

R = = I

^ds

V

^ds

L

W R

Zones de fonctionnement du MOS

0 V ^{tn V}

^gs

5 V

0 5 V

V

ds

V

^ds

=

V

^gs

-

V

^tn

V

^{gd =}

V

^tn

V

gs=

V

tn

saturé (bloqué

du côté du drain)

bloqué partout ohmique

(bloqué

nulle part)

MOS N

0 ^V

^gs

5V - V ^tp 5 V 0

5 V

V

ds

tp

V

^ds

=

V

^gs

-

V

^tp

V

^{gd =}

V

V

gs=

V

tp

bloqué partout

saturé (bloqué

du côté du drain) ohmique

(bloqué nulle part)

MOS P

Zones de la caractéristique de transfert de l’inverseur

0 V _tn 2,5 V ^{5V -} V _tp 5 V

Entrée

V

gs pour le N 5V -

V

gs pour le P

0 5 V

Sortie

V

dspour le N 5V -

V

dspour le P

V

^ds

=

V

^gs

-

V

^tn

5 V -

V

^ds

= 5V -

V

^gs

-

V

^tp

5 V

0 V

Entrée Sortie

S D G S

G

D

V

gs=

V

tn

- V tp

a

b

c

d

e

f

g

Les 5 régimes de l'inverseur

logique

0 5 V

P oh

mique P sa

turé

N saturé N oh

mique

P bloqué

N bloqué P saturé

N saturé

A

B

C

D

E

P ohmique

N bloqué

P ohmique

N saturé P saturé

N saturé P saturé

N ohmique

P bloqué

N ohmique

A B

C

D

E

Caractéristiques de transfert de l'inverseur ou variation du seuil logique (1)

0 V ^tn 2,5 V 5 V

5 V - V ^tp

Entrée

0 5 V

Sortie

α 2 = 10 α 2 = 1 α 2 = 0,1

α ^{= W L}

nⁿ

W

p

L

p

Κ

ⁿ

Κ

^p

*

rapport des géométries

rapport des mérites

n p

5 V

0 V

Entrée Sortie

G

G

W

n

L

n

W

_p

L

_p

Κ

ⁿ

Κ

^p

V

^c

V

^c

Seuil logique de l'inverseur (2)

I

_{ds sat}

= W

L V

_gs

- V

_T ²

I

ds sat

= v

lim

W V

gs

- V

T

I

_{DS Ω}

= K W

L V

_gs

- V

_T

- V

^ds

2 V

_ds

I

_{ds sat p}

I

ds sat n

= 1

L → ∞

L → 0 Courant de saturation

Courant de saturation

0 V

I

ds sat p

I

ds sat n

V

DD

n p 0 V

Entrée Sortie

V

_DD

V

c

V

c

Courant ohmique

K

ε e

Remarque: si on tient compte de la saturation de vitesse des porteurs, le courant

I

ds sat devient

V

_c

Seuil logique de l'inverseur (3)

si α = 1, V

c

≈ V

dd

2 = 2,5 Volt

I 1 I

p sat ds

n sat

ds

=

−

−

−

−

p p

n n

p n

L W W L K

K ∗

= α K = 2 e µε

α +

− α

= −

1

V V

V V n commutatio de

Seuil

_c ^{dd tn tp}

) 1 V V

V (

) V V

(

tp c

dd

tn

c

=

−

−

α −

Courant statique de l'inverseur

0

V

_tn 2,5 V 5 V

0

5

V

^-

V

_tp

Marge de bruit NM₁

Marge de bruit NM₀ Seuil de

commutation

V

_c

V

dd

La puissance dissipée

quand les 2 transistors MOS conduisent est généralement négligeable devant celle de la charge et décharge des capacités parasites

I

short

tp 2 tn

n dd n

short ds

V V

W V K

I  

  − −

−

= I 1

I

p sat ds

n sat

ds

=

−

−

−

−

e

K = µε 2

Immunité au bruit (1)

0

V

^tn 2,5 V 5 V

0

5

V

^-

V

^tp

Marge de bruit NM ₁

Marge de bruit NM ₀

n p

0 V

Entrée Sortie G

G

entrée

sorti e

Seuil de commutation

Somme des marges Excursion logique immunité au bruit =

V

^dd

NM ₀+ NM₁ gain = = -1

δ V

^entrée

δ V

^sortie

Bruit toléré Bruit généré

V

^dd

V

^dd

V

_dd

V

_Tn

V

_dd

-V

_Tp

0

ligne

V

_dd

V

_ss

Bruit par couplage capacitif

Bruit par couplage

résistif (alimentations) Bruit thermique

Bruit dû aux particules gain > 1

NM

0

NM

1

valeur non logique

sortie 1

sortie 0

dégrade toujours

doit restaurer

Qu'est-ce que le délai

Le retard à la propagation d'un circuit, logique ou délai, est le temps mis par un changement de l'état logique d'un signal d'entrée du circuit pour induire un changement de l'état logique de sa sortie

Pourquoi les portes ont-elles un délai

Un circuit est formé de couches conductrices séparées par des isolants qui constituent des capacités.

Les éléments actifs sont des transistors qui ne laissent

passer qu'un courant faible.

Evaluation temporelle

Comment prédire les délais (sans fabriquer le circuit) - Simulation électrique exhaustive

- Coûteuse ou impossible - Effets de mémorisation

- Simulation électrique du chemin critique - Repérer le chemin critique

- Sensibiliser le chemin critique

- Donner une définition et une expression du Délai des portes

- Cumulative (Délai chemin = Σ délais portes du chemin) - Simple à formuler

- Précise (± 5% de la simulation électrique)

La prédiction des délais est essentielle pour vérifier à l'avance que le circuit obéira aux spécifications quand il sera fabriqué.

❶

❷

❸