II. O PTIMISATION ET REALISATION DU MODULE ACTIF DE LA CELLULE ELEMENTAIRE …69
II.3. C OUPLAGE COMPOSANTS – PUCE – SYSTEME
II.3.1 R EALISATION DE LA PARTIE ACTIVE DE PUISSANCE
Après avoir défini les paramètres des bras d’onduleur il nous faut maintenant procéder au
design du layout de la puce. Dans le processus de design il est nécessaire de tenir compte de
contraintes de natures différentes :
Le design de la puce doit être conforme aux règles de dessin du fondeur (design kit)
qui conditionnent les relations géométriques telles que les largeurs des pistes, les
longueurs des pistes, les distances entre les pistes, les extensions des différentes
couches, le contour des couches et des vias, les surfaces maximales occupées par une
couche de métallisation, les ratios entre les surfaces, etc. ;
Les densités de courant étant définies pour chaque couche de métal, pour chaque via
et pour chaque plot, cela impose, d’une part, que les pistes doivent être les moins
longues et les plus larges possibles afin de réduire la résistivité des amenés de
courant et, d’autre part, que le nombre de plots par potentiel doit être suffisant pour
que leur impédance soit limitée ;
Au fil du processus de design il est nécessaire d’optimiser l’emprise de la puce afin
de ne pas être pénalisé en terme de prix en raison de la surface de silicium
nécessaire ;
Afin de faire le report flip-chip, il est nécessaire de tenir compte des contraintes et
des normes de conception des circuits imprimés telles que les distances d’isolement,
les largeurs des pistes, les diamètres internes et externes des vias, etc., pour le
nombre et le positionnement des plots de contact de puissance mais aussi de
commande. Par ailleurs, le nombre de plots est aussi déterminant pour la faisabilité
et la qualité d’un montage flip-chip. Comme nous allons le voir plus loin, plus le
nombre des plots est grand, plus il est difficile de reporter la puce et d’avoir un
montage stable et fiable.
La technologie d’AMS C35B4M3 utilisée pour la conception de la puce fait partie de la
famille C35B4. Elle dispose de quatre couches de métallisation, les interconnexions entre
elles se faisant par l’intermédiaire de vias. A la différence des autres technologies de 0,35µm
proposées par AMS, sa quatrième couche de métal est plus épaisse, ce qui la rend bien
adaptée aux circuits faisant transiter des courants importants. La Figure II.22 illustre la vue en
coupe de la technologie d’AMS C35B4M3.
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Figure II.22 – Vue en coupe de la technologie AMSC35B4M3
Le tableau suivant montre que la densité de courant de la couche du métal épais est 5 fois
plus grande par rapport à celle des autres couches. Ces valeurs ont été tirées de la
documentation technique de cette technologie [AMS].
Tableau II.8 – Densités de courant des couches de métallisation en fonction de la largeur
Couches Densité de courant
Métal 1 1mA/µm
Métal 2 1mA/µm
Métal 3 1mA/µm
Métal 4 (épais) 5mA/µm
Autant que faire se peut, les pistes de puissance ont été réalisées sur cette dernière couche
de métallisation afin de réduire la résistivité et l'emprise des connexions. Cette approche a été
appliquée par [Del09]. Dans notre cas, le design est optimisé tout d’abord au niveau de la
commande rapprochée. Elle est directement implémentée sur toute la longueur de la grille des
transistors NMOS et PMOS de puissance. Ceci permet de réduire la longueur des pistes entre
les points milieux du premier étage d’amplification et de distribuer le courant au niveau des
grilles de façon uniforme. Les plots de contact du point milieu sont directement intégrés au
niveau du drain commun entre le NMOS et le PMOS de puissance (voir Figure II.23). Cette
méthode de design permet de réduire au maximum la longueur des amenés du courant et, par
conséquent, de réduire leur résistance.
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Figure II.23 – Layout d’un bras CMOS
Comme la Figure II.24 le montre, ce design permet d’avoir une distribution homogène du
courant au niveau de tous les bras grâce aux deux équipotentielles V
DDsur les parties haute et
basse de la puce et le GND au milieu de celle-ci. De plus, le courant attaque directement la
couche de métal épais et ceci perpendiculairement et dans la largeur et non dans la longueur
de la puce, ce qui réduit la résistance des amenés de courant. La structure de la puce a été faite
de façon à ce que les distances entre ses plots respectent les normes de design d’un PCB afin
de pouvoir déposer par flip-chip la puce directement sur celui-ci. L’architecture de la puce
permet de compacter au maximum sa taille et d’utiliser la technologie standard pour la
conception du PCB (largeur minimale des pistes et distance d’isolation 125µm, épaisseur des
pistes 35µm). Au final, la puce fait 4,5mm de long sur 2,2mm de large, ce qui donne une
surface totale de 9,9mm².
Figure II.24 – Layout complet de la puce (les anneaux rouges sont les trous métallisés du PCB)
Le design du circuit imprimé a été conçu conjointement avec le design du layout de la puce
pour que son empreinte soit optimisée vis-à-vis des contraintes de chaque technologie, l'une
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étant à l'échelle du micron et l'autre étant plutôt à l'échelle de la centaine de microns. La
Figure II.25 illustre l’empreinte de la puce sur un PCB standard de deux couches avec 2
commandes externes et indépendantes.
Figure II.25 – Layout de l’empreinte de la puce sur le PCB