Réalisation et présentation des masques

Le jeu de masques créé pour la fabrication des NeuroFETs a été dessiné à l’aide du logiciel Cléwin. Les masques ont ensuite été fabriqués dans la centrale technologique du LAAS-CNRS. Le jeu de masques contient 5 masques, 4 pour le stepper et 1 pour une lithographie classique. La conception des masques est présentée ci-dessous et l’ensemble des masques est repris en annexe (voir Annexe : Dossier de Masques).

a) Conception du transistor NeuroFET : Pour la conception du NeuroFET, nous avons commencé par dessiner la grille. Comme nous l’avons vu précédemment, celle-ci fait 10x200µm. A partir de là, nous avons dessiné les différents niveaux des transistors. Nous avons d’abord fait une grille de 20x210µm en prenant une marge de 5µm de chaque coté de la grille pour prendre en compte les problèmes d’alignement et de définition du motif lors d’une photolithographie ou d’une gravure chimique. Nous avons ensuite fait les zones N+ de drain et de source de 50x200µm avec un recouvrement de 5µm sur la grille. La deuxième chose imposée par le cahier des charges est d’avoir les pistes métalliques de contact de la source et du drain, éloignées de la zone de mesure. Il y a deux façons de répondre à cet impératif, avec l’utilisation d’Extended Gate comme expliqué précédemment, où en

Figure 2.5 : Illustration NeuroFET avec lignes dopées

éloignant les prises de contact à l’aide de lignes dopées. Nous avons dessiné deux types de pistes pour palier à toutes les configurations possibles comme illustré figure 2.5. Pour faire en sorte que tous les transistors aient les mêmes caractéristiques, les lignes ont toutes la même valeur de résistance, soit R=N□xR□. Dans notre cas, le nombre de carré (N□) est de 10 pour toutes les

lignes. La résistance R□ est la valeur d’une surface

où la longueur est égale à la largeur, soit 30µm, et

où R□=ρ / d où dans notre cas, ρ est la résistivité du

semi-conducteur et d sa profondeur d’implantation qui sont deux paramètres communs à tous les NeuroFETs. Le dernier carré est la zone ou l’on viendra faire un contact métallique. Il est donc agrandi de 5µm par coté pour être dans les normes, soit 40µm. Cependant cela ne change rien pour la valeur de R□ qui reste la même que pour un coté de

30µm. Une fois le transistor fini, nous avons dessiné le caisson type P dans lequel le transistor sera implanté. Nous avons pris une marge de 20µm et nous avons obtenu les rectangles comme illustré figure 2.6. Les trois carrés gris dans le caisson, sont les trois connections nécessaires pour le bon fonctionnement du transistor (source, drain et substrat). Dans notre cas, on connecte ensemble une des zones actives du composant et le substrat. Cette zone active devient alors la source du NeuroFET. Une fois ces deux modèles créés, nous pouvons faire le dessin de la puce comme nous le souhaitons en tournant ou en faisant un effet miroir de ces modèles de transistors.

b) Mise en place des composants : Une fois les modèles de NeuroFETs dessinés, nous avons conçu la zone sensible au centre de la puce. Le nombre de NeuroFET présents sur la puce ne faisait pas partie du cahier des charges. Cependant, les transistors ont des dimensions assez importantes par rapport à la taille de la puce imposée. Nous avons choisi d’intégrer 16 NeuroFETs et nous les avons organisés de manière à ce qu’un neurone développant son axone ait une grande probabilité de croiser une grille de transistor. Les transistors couvrent alors 2mm2 de la puce. La disposition finale des NeuroFETs est illustrée par le dessin de masque figure 2.7. Le trait en pointillé noir montre la zone sensible du composant, dans laquelle, aucune piste métallique ne passera. Cette zone sensible fait 1,5mm2.

Figure 2.6 : Illustration NeuroFET dans leurs caissons

Figure 2.7 : Illustration de la disposition des NeuroFETs

c) Conception des métallisations :

Le cahier des charges n’apportait pas beaucoup de liberté pour la métallisation. En respectant la taille de la puce, des plots et des distances inter-plots, 40 plots de connexion ont pu être réalisés. 32 étaient nécessaires pour les drains et sources des 16 transistors, ce qui laissait 8 plots libres. Comme on peut le voir sur la figure 2.7, 4

transistors ne se situaient pas dans la zone sensible du composant ou se trouveront les neurones. Les grilles déportées semblaient dans ce cas, la meilleure solution. Nous avons prolongé la métallisation des grilles pour aller jusqu’à la zone de réception des neurones. Pour avoir un accès à la grille et aux zones de réception dans les angles de la zone sensible, nous avons amené une piste métallique sur l’Extended Gate comme illustré figure 2.8. Nous avons reproduit ce principe, pour les quatre NeuroFETs des coins qui ne se trouvaient pas dans la zone sensible. De plus, sachant qu’il nous restait encore 4 plots disponibles, nous en avons profité pour rajouter 4 autres connexions arrivant sous une zone de réception où il n’y avait pas de transistor mais où une stimulation électrique pourrait être judicieuse. C’est également lors de cette métallisation que nous décidons quel transistor sera un NeuroFET ou un ISFET en métallisant ou non la grille. La partie ISFET sera développée par

la suite. Pour finir, nous profitons de la métallisation pour numéroter chaque puce avec la couche d’or qui peut être lisible à l’œil nu. La puce complète avec les métallisations fait 5mm2 et est illustrée sur la figure 2.9.

Figure 2.8 : Illustration d’un transistor avec

Extended Gate