Proposition et conception d’un nouveau boitier WLCSP (version 2)

(version 2)

Les résultats obtenus pour le boitier WLCSP initial ont permis de distinguer d’ores et déjà les principaux

contributeurs aux pertes et aux désadaptations de l’interface boitier. Il s’agit maintenant de proposer des

architectures pour réduire leur contribution et disposer d’une interface utilisable pour le radar dans la

bande de fréquence 77 GHz. Le principal de ces contributeurs est la capacité parallèle entre le niveau

RDL et le plan métallique de masse intégré sur la puce, d’un côté, et la structure sur le PCB, de l’autre.

Les moyens mis en œuvre pour la réduction de la capacité parallèle entre le niveau RDL et la masse de

la puce ont fait l’objet d’une demande de brevet [3.13], déposée en fin d’année 2015. L’approche suivie

s’inspire des travaux réalisés sur la conception des plots de la puce avec et sans plan métallique inférieur

de masse, présentés dans le deuxième chapitre. Ces travaux avaient montré qu’il était plus intéressant,

pour certaines dimensions de plots, d’utiliser des plots en regard du Silicium au lieu de plots protégés

par l’écran métallique. Les dimensions des plots du niveau RDL sont déjà fixées aux valeurs minimales

pour la technologie de boitier, compte tenu de la taille des boules utilisée. Ces dimensions ne peuvent

donc pas être réduites davantage. La solution proposée consiste alors à enlever la métallisation de la

puce à l’aplomb des boules de signal afin de réduire la capacité parallèle. Cependant, par défaut dans

cette technologie, le Silicium est légèrement dopé. Pour ne pas que les performances soient trop

dégradées, on applique donc à la zone sous les boules des entrées-sorties millimétriques les mêmes

étapes de fabrication que pour l’intégration des plots de signal sans plan métallique inférieur. Ces étapes

permettent de disposer d’un substrat non dopé sans coût supplémentaire. De plus, il a été proposé de

minimiser l’espace dégagé sous les boules en gardant l’anneau de plots de puce à l’extrémité du Silicium

et créer des ouverture uniquement sous les boules des entrées des récepteurs et sorties des émetteurs

(Figure 60).

Figure 60 : étapes de conception de la puce prévue pour du WLCSP optimisé

masse

Bloc

RF

plot

plot plot

plot

WLCSP

E/S

plot

RF

masse

Bloc

RF

plot plot

WLCSP

E/S

Plot

RF

plot plot

Non dopé

Bloc

RF

plot

plot plot

plot

WLCSP

E/S

plot

RF

Couche de redistribution du boitier

Circuit actif

Plan de masse

Anneau des plots périphériques

Silicium non dopé

Chapitre 3 Conception et optimisation de boitiers pour l’émetteur-récepteur radar automobile 77-GHz

Cette architecture permet de minimiser l’espace inutilisé au niveau du circuit intégré et de minimiser la

capacité parallèle liée au niveau RDL, qui est le principal contributeur à la désadaptation du boitier.

Cette opération permet de réduire la capacité parallèle associée au RDL de 225 fF à environ 110 fF, ce

qui devrait changer significativement le comportement de l’interface boitier. L’inconvénient de cette

approche est l’ajout de pertes supplémentaires au bilan des pertes de l’interface à cause de la résistivité

du Silicium. Les pertes supplémentaires dû à cette résistivité sont estimées à environ 0.6 dB, ce qui reste

très correct vu les avantages apportés par cette modification.

Le deuxième contributeur aux pertes de l’interface boitier est le PCB. Des investigations basées sur

l’analyse des champs EM au niveau du PCB ont montré leur sensibilité par rapport au positionnement

des vias. La disposition des boules et les dimensions des vias contraignent leur positionnement.

Néanmoins, on dispose d’un léger degré de liberté au ras du boitier après les boules. Ce degré est exploité

pour améliorer la transition sur PCB et minimiser ses pertes. Les investigations ont montré que la

configuration de vias (disques verts) proposé dans la Figure 61 (b) donnait les meilleurs résultats

possibles avec la contrainte du positionnement des boules (disques jaunes).

(a) (b)

Figure 61 : dessin des PCB du boitier WLCSP V1 (a) et du boitier WLCSP V2 (b)

Ces deux modèles de PCB, contenant uniquement les métallisations du circuit imprimé, ont été simulés

(Figure 62). On constate que les performances sont bien meilleures avec la nouvelle configuration

proposée. Par ailleurs, on améliore la marge de sécurité par rapport à la résonance constatée sur le PCB.

Chapitre 3 Conception et optimisation de boitiers pour l’émetteur-récepteur radar automobile 77-GHz

Figure 62 : comparaison des performances des PCB associés aux interfaces boitier des versions 1 et 2 du boitier

WLCSP

On constate que l’adaptation, au-delà de 70 GHz, est bien meilleure avec l’architecture de PCB

proposée. De plus, la résonance de la structure est décalée de plus de 5 GHz vers les fréquences

supérieures.

Avec la réduction importante de la capacité parallèle du RDL et l’amélioration de la transition au niveau

du PCB, il a été possible de transformer l’interface boitier initiale, inutilisable en hautes fréquences, en

une interface boitier aux performances très correctes et qui avoisinent celles du RCP. La Figure 63

montre l’évolution de la transition après les deux changements majeurs que nous y avons apportés.

Chapitre 3 Conception et optimisation de boitiers pour l’émetteur-récepteur radar automobile 77-GHz

Figure 63 : évolutions du boitier WLCSP (V1) avec la réduction de la capacité (V1plus) puis en rajoutant

l'amélioration du PCB (V2)

Les pertes de l’interface boitier ont été réduites de 10 dB à 2.5 dB, environ, dans la bande radar

[76-81] GHz. Ces performances sont exceptionnelles pour ce type de boitier et c’est la toute première fois

qu’un boitier de type « fan-in » WLP présente de telles performances à ces fréquences, à notre

connaissance. L’adaptation est également très bonne, en particulier après les changements apportés au

niveau du PCB. On constate que l’adaptation est meilleure que -10 dB dans la bande radar, quand

l’interface est chargé par des terminaisons 50 Ω des deux côtés. Ces performances sont suffisantes pour

concevoir un radar automobile fonctionnel. Ceci dit, elles restent à confirmer par des mesures.

Dans le document Conception d'interfaces boitiers innovantes pour le radar automobile 77-GHz : Application à la conception optimisée d'une chaine de réception radar en boitier (Page 94-97)