Les circuits numériques modernes ont pour base le transistor à effet de champs utilisant une structure métal-oxyde-semiconducteur (MOSFET10), représenté figure A.12 pour un
MOSFET de type N. Il est composé de deux électrodes qui sont le drain et la source dont la conduction entre elles s’effectue à travers un canal piloté par l’application d’une tension entre la grille et le substrat. Les électrodes du NMOS sont enrichies avec des atomes donneurs d’électrons alors que les PMOS sont enrichies avec des atomes donneurs de trous. Le transistor est utilisé fonctionnellement comme un interrupteur (mais possède d’autres modes de conduction) :
• Si VGS < VT H avec VT H sa tension de seuil, alors le transistor est bloqué.
• Si VGS > VT H et que VDS > VDSat alors le transistor est en mode saturé et se comporte comme une source de courant idéale. Dans un NMOS le canal se créé dans le substrat P juste à l’interface entre l’oxyde et le semi-conducteur dans une zone dite d’inversion composé à ce moment-là de charge négative.
N N
t
Source
D D
G T
FigureA.12 – Transistor MOSFET type N
La technologie CMOS11 permet de réaliser des traitements complexes en s’appuyant
de la complémentarité des transistors NMOS et PMOS. Les transistors sont considérés comme des interrupteurs dont leur potentiel VDD et GND sont assimilé à des niveaux hauts et bas. Il est alors possible de créer des opérateurs logiques de base en agençant en série et/ou parallèle ces transistors dont un exemple est donné figure A.13 pour un inverseur. Celui-ci convertie un niveau haut en niveau bas et inversement. Lorsqu’en entrée une tension plus élevé que la tension de seuil du NMOS (i.e VDD) est appliqué alors le NMOS est passant et tire la sortie à GND, et si l’entrée est appliqué à GND alors le PMOS devient passant et tire la sortie à VDD.
L’avantage de la technologie CMOS est le pilotage de sa commutation en tension et non en courant comme pour les transistors bipolaire. Le canal est isolé de l’électrode de commande ce qui permet une faible consommation. Néanmoins il existe des sources de consommation dues au fonctionnement des cellules CMOS et aux imperfections des tran- sistors. Ces sources de consommation de courant peuvent être séparées en une composante dynamique et une composante statique. En reprenant l’exemple de l’inverseur de la figure A.13 , il est possible d’identifier deux phases associées au changement d’état logique qui sont :
• Le courant de court-circuit ISC due au basculement de la polarisation bloquée à la polarisation saturée et inversement qui n’est pas instantané (figure A.14 a)
10. Metal-Oxide-Semiconductor Field-Effect Transistor 11. Complementary MOS
C
FigureA.13 – Inverseur CMOS
• Le courant de commutation ISW lié à la charge et à la décharge des capacités de grille des transistors ramené à une valeur équivalente CL (figure A.14 b)
ISC dépend du dimensionnement des éléments actifs et du temps de commutation ∆t alors que ISW dépend du nœud technologique, de la structure du circuit et l’activité interne. La composante statique est due aux imperfections des transistors qui entrainent des courants de fuites multiples IL (figure A.14 c). Ces courants de fuites proviennent du passage d’électrons à travers l’isolant sous la grille ou vers le substrat. Avec la réduction de la largeur des grilles et de l’épaisseur de l’isolant, les courants de fuites ne sont plus du tout négligeable dans les technologies avancées.
CL sc
(a)Courant de court-circuit
C S (b)Courant de commutation C (c)Courant statique
FigureA.14 – Sources de consommation dans les circuits CMOS
Une puissance moyenne du circuit peut être définie en fonction de ces trois composantes et qui est donné par l’équation A.3 et A.4. VDD est la tension d’alimentation, ISCmax le
courant de court-circuit maximal, f la fréquence de fonctionnement du circuit et α le facteur d’activité qui modélise la probabilité de changement d’état du nœud de sortie.
PAverage = PShort−Circuit+ PSwitch+ PLeakage (A.3)
PAverage= α12∆tISCmaxVDDf + αCLV
2
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De part cette équation, une réduction de la consommation des circuits CMOS passe par plusieurs facteurs :
• ցVDD • ցα • ցf • ցCL • ցISCmax • ցIL
Cela se fait de manière évidente par la réduction de la tension d’alimentation VDD qui est proportionnel à son carré pour la consommation de commutation et de manière linéaire pour la consommation statique. Cette consommation dynamique est fortement liée à la vitesse de fonctionnement des transistors et donc de la fréquence f de fonctionnement et de l’activité α. Il faut donc définir conjointement le point d’opération tension/fréquence pour minimiser le temps ∆t de court-circuit et donc de diminuer les temps de montée et de descente des signaux. Au niveau technologique, la capacité CL peut être diminuée en jouant sur la taille des grilles mais au détriment des courants de fuites IL. ISCmax peut
être diminué en optimisant le dimensionnement des transistors mais est contrainte par la capacité de la cellule à piloter les étages des transistors suivants.
Les courants de fuites IL sont composés de trois composantes comme montré figure A.15 et nommé comme suit :
• les courants de conduction sous le seuil (subthreshold conduction) • les courants de fuite grille-oxyde (gate-oxide leakage)
• les courants de fuite de jonction (junction leakage)
En réduisant la longueur du canal des transistors, la tension d’alimentation VDD et la tension de seuil VT H ont pu être diminuées. La diminution de la tension de seuil implique un très faible écart en dessous du seuil pour bloquer complètement le transistor. Ce faible écart engendre un courant de conduction sous le seuil et est de plus en plus présent au fur et à mesure que la longueur de canal du transistor diminue, et que VT H diminue. Les courants de fuites grille-oxyde augmentent avec la diminution de l’épaisseur de l’isolant SiO2 ce qui implique des courants de fuites de la grille à travers l’oxyde vers le bulk, la source et le drain du transistor. Les courants de jonctions sont dues à la diode polarisée en inverse entre le drain-bulk et source-bulk.
N N t Source G
FigureA.15 – Courants de fuites dans un transistor NMOS
Finalement sur les aspects technologiques, la finesse de gravure permet d’abaisser l’énergie dissipée par le circuit en réduisant la surface des grilles et donc en diminuant la capacité effective CL à charger ou décharger pendant un changement d’état du tran- sistor. De plus les interconnexions sont de plus en plus courtes ce qui permet de réduire l’impédance et permet de diminuer les temps de montée et de descente des signaux liés à
ISC. Malheureusement la taille de plus en plus petite des transistors implique des pertes par fuite de plus en plus grandes et une variabilité dans les procédés de fabrication de plus en plus importante. Une des techniques existante qui est utilisée pour réduire les pertes par fuites est d’utiliser un autre type de substrat qui est le silicium-sur-isolant12, une
technologie qui est utilisée dans cette thèse et expliquée section 3.3.
De plus, diminuer la tension de seuil VT H permet d’augmenter les performances tandis que l’augmenter permet de réduire la consommation. Elle peut être modulée en jouant sur l’épaisseur d’oxyde et le dopage. Il est possible ainsi de créer plusieurs librairies de cellules logiques pour une même technologie avec des tensions de seuil différentes et qui vont être utilisées pour des applications différentes. Il existe trois types de librairies en fonction du
VT H :
• HVT13, haut VT H pour une faible consommation
• RVT14, VT H classique pour des besoins à la fois de performances en vitesse et consommation
• LVT15, faible VT H pour des performances en vitesse élevées
Ces librairies peuvent être mixées sur un même circuit en fonction du besoins applicatif du bloc [50].
12. Silicon On Insulator 13. High VT H
14. Regular VT H
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