Dans cette section, une courte présentation des avantages de la logique asynchrone va être faite et sera développée plus particulièrement dans le chapitre 6.1. La logique asyn- chrone est basée sur des mécanismes de synchronisation locale entre les différents opéra- teurs asynchrones. De ce fait, aucune horloge globale n’est nécessaire et la consommation
Synthèse 47
Figure3.13 – Résultats en énergie d’un oscillateur en anneau sur une gamme de tension complète pour la technologie LVT-PB16 et RVT
est lissée et évènementielle. Cela a pour conséquence que le système est automatiquement en mode veille si aucun évènement n’est à traiter. La consommation des opérateurs de traitement est alors lissée car l’évènement va se propager au sein du système au fur et à mesure. Les pics de courant qui apparaissent dans les circuits synchrones auront ici un profil très lissé ce qui permet une réduction des émissions électromagnétiques. Les au- teurs du papier [57] ont implémenté et fabriqué deux microcontrôleurs pour l’IoT dont un avec un cœur de processeur 8051 synchrone et un autre avec un cœur de processeur 8051 asynchrone en logique QDI25. Les deux ont été développés pour fonctionner sur une large
gamme de tension VDD à une tension sous le seuil. Il en ressort qu’à une tension nominale et sur la large gamme de tension, les performances des deux cœurs de microcontrôleurs sont comparables. Mais dans des conditions de larges variations de PVT et de charges de travail, la version asynchrone permet d’avoir une plus faible dissipation d’énergie que la version synchrone. Ainsi, pour les applications de l’IoT qui impliquent une large varia- tion du PVT et de l’activité, une implémentation asynchrone des cœurs de processeur est mieux adaptée alors qu’une version synchrone sera préférable si ces variations sont moins sévères. Ainsi, l’utilisation de la logique asynchrone est largement justifiée pour le domaine de l’IoT même si la surface d’un système dans cette logique est multipliée par deux.
3.5 Synthèse
Cette section a permis au lecteur de comprendre le fonctionnement de la technologie à la base des circuits intégrés, de connaître les sources de consommation dans les circuits numériques et de se rendre compte de toutes les possibilités existantes pour réduire la consommation d’un SoC. Cette réduction de la consommation peut se faire à un niveau architectural/logique, technologique ou via une gestion intelligente de l’énergie dans le SoC.
48 traitement et de contrôle du nœud Le but étant de trouver la parfaite combinaison de toutes ces possibilités pour atteindre la consommation la plus basse et les performances en adéquation avec les besoins applicatifs. Dans certains cas, ces besoins applicatifs ne sont pas très bien définis étant donnée la multitude d’applications qui existe dans le domaine de l’IoT (section 1.3). C’est pourquoi un besoin en flexibilité de ces systèmes devient indispensable pour pouvoir s’adapter à n’importe quel type d’application. Cette flexibilité peut être faite au niveau architectural avec du multiproceseur, au niveau technologique en utilisant les différentes possibilités de l’UTBB FDSOI comme le Back Biasing et le Poly Biasing, au niveau gestion de l’énergie en mettant en place de multiples domaines de puissances et en alimentant le circuit en
Near Threshold Voltage, et au niveau du type de logique utilisé en implémentant le système
avec de la logique asynchrone.
Les objectifs de la thèse ont donc pu être fixés en fonction de cet état de l’art et il a été décidé de développer un système avec les caractéristiques suivantes.
• Un système multiprocesseur avec un mini processeur s’occupant des tâches cou- rantes dans un nœud de capteurs et un processeur principal ou DSP s’occupant des tâches irrégulières.
• Ce mini processeur doit avoir un temps de réveil très rapide et être le plus simple possible pour réaliser les tâches courantes du nœud de capteurs et atteindre une très faible consommation.
• Le mini processeur sera implémenté en logique asynchrone qui fonctionne naturelle- ment sur évènements et est donc très adapté à ce qu’il doit faire puisque les tâches courantes dans un nœud de capteurs sont des tâches évènementielles.
• Le tout sera conçu dans la technologie UTBB FDSOI 28nm et exploitera toutes les possibilités de cette technologie.
A titre de comparaison avec l’état de l’art, le tableau 3.1 récapitule les différences entre le processeur de réveil développé avec quelques références.
Caractéristiques Ce travail SNAP
[72] SleepWalker [50] ARM ISSCC [120] TI CC2650 [156] Technologie 28nm 180nm 65nm 65nm
Logique asynchrone asynchrone synchrone synchrone synchrone
Multiprocesseur X - - X X
Debugable X - X X X
Temps de réveil ultra rapide
ultra
rapide lent lent lent
Facile à programmer X - X X X Facile à intégrer dans le flot de conception X - X X X
Table 3.1 – Comparaison des caractéristiques du processeur de réveil avec certains microcontrô- leurs ultra basse consommation de l’état de l’art
Mais, avant de se lancer dans l’implémentation d’un système tel que celui-ci, un modèle de simulation de la consommation a été mis en place afin d’évaluer les gains potentiels en énergie d’un tel système.
Chapitre 4
Modélisation de la consommation
d’un nœud de capteurs et de son
microcontrôleur
L’objectif du chapitre de ce chapitre est de présenter la simulation d’un nœud de capteurs entier dans différents scénarios, l’architecture du microcontrôleur avec et sans processeur de réveil avec tous les modes de consommation du microcontrôleur et, enfin, la simulation de la consommation d’un microcontrôleur avec et sans processeur de réveil dans différents scénarios applicatifs.