2.9 Evaluation du test
2.9.4 Plateforme CAT pour l’évaluation du test
Nous allons présenter dans ce qui suit les outils de modélisation, d’injection et de simulation
de fautes analogiques et mixtes composant la plateforme de CAT développée au sein du groupe
RMS. Cette plateforme est intégrée dans le logiciel de conception de circuits microélectroniques
Cadence. La Figure 2.7 montre l’architecture de celle-ci. Elle est composée d’un ensemble
de trois outils séparés. La modélisation de fautes, l’injection et la simulation de fautes sont
effectuées en utilisant l’outilFIDESIM. Les résultats sont sauvegardés dans une base de données
qui pourra être consultée par les autres outils, en particulier, l’outilOPTEVALpour l’évaluation
de test et l’outilOPTEGENpour la génération et l’optimisation des vecteurs de test.
Ces outils seront ensuite utilisés pour évaluer les métriques de test sous les fautes
catastro-phiques et paramétriques simples, une fois les limites de test des critères de test potentiels sont
fixées pour le cas des déviations process.
2.9.4.1 Outils de simulation de fautes
Plusieurs outils de modélisation, d’injection et de simulation de fautes pour les circuits
mixtes et RF sont apparus dans la littérature. En [34] est présenté un outil où les modèles
de fautes sont ajoutés directement, avant simulation, dans la vue schématique du circuit sous
Cadence, et les fautes sont injectées en modifiant les différents paramètres de chaque modèle de
fautes ajouté. Ce même principe d’ajout de modèles de fautes a été aussi considéré dans l’outil
FIG. 2.7 – L’architecture simplifiée de la plateforme de CAO pour le test.
décrit par [35]. La netlist est ainsi générée après avoir injecté les modèles de fautes dans la vue
schématique. Par conséquent, ce type de simulateurs de fautes devient totalement indépendant
du simulateur utilisé.
L’outil de simulation de fautes FIDESIM que nous avons utilisé est basé sur ce dernier
principe. Le détail sur le principe utilisé pour modéliser des fautes a été décrit dans [35]. Cette
modélisation se fait de manière manuelle où le circuit à simuler ne doit pas être modifié une
fois conçu. Ce principe a été modifiée par [17] afin de pouvoir rendre la modélisation ainsi
que l’injection de fautes robustes. D’où donc le développement d’un pseudo-langage FID
24qui
permet de décrire comment injecter une faute dans un circuit. Celui-ci est décrit en détail dans
[17]. La procédure de simulation de fautes utilisée est présentée par la Figure 2.8.
Les ingénieurs de test doivent créer des circuits représentant les différents modèles de fautes
sous l’environnement DFII
25deCadence. Ces modèles seront ensuite enregistrés dans une
li-brairie comme toute celluleCadencetout en respectant certaines règles utiles pour
l’automati-sation de l’injection de fautes. Par exemple, utiliser des ports spécifiques qui servent à lier le
24
Fault Injection Description
FIG. 2.8 – Procédure de simulation de fautes utilisée parFIDESIM[17].
modèle de faute au circuit à simuler. Ensuite, des fichiers FIDs seront créés (en utilisant
im-plicitement le langage FID) où sera décrit comment chacun des modèles de fautes créé sera
injecté. Le cas des fautes paramétriques locales et globales est aussi considéré. Par exemple, la
Figure 2.9(a) décrit le circuit représentant le modèle de faute d’un circuit-ouvert à la grille d’un
transistor NMOS. Le fichier FID décrivant comment l’injecter est montré par la Figure 2.9(b).
Ce modèle de faute est une cellule enregistrée dans la librairie "Fault_Model_Lib".
Le calcul des performances et des mesures (ou sorties) de test ou des critères de test doit
être décrit comme étant un pseudo-programme appelé TCP
26. La Figure 2.10 montre un exemple
d’un TCP où une performance, deux mesures de test et un critère de test sont décrits. La mesure
de test est utilisée pour décrire l’ensemble des performances et des critères de test avec leur
tolérances (appelés spécifications pour les performances et limites de test pour les critères de
test).
Souvent le calcul de toutes les performances du circuit sous test nécessite plusieurs bancs
de test. D’autres bancs de test peuvent être considérés pour calculer les critères de test de ce
FIG. 2.9 – Description d’un modèle de faute : (a) le modèle de faute, et (b) fichier de description
de l’injection de faute FID.
FIG. 2.10 – Programme de Configuration de Test TCP.
même circuit. Différentes analyses de simulations peuvent être considérées pour chaque banc
de test. Par conséquent, il est nécessaire d’effectuer plusieurs simulations pour pouvoir
calcu-ler toutes les performances et tous les critères de test du circuit. L’outilFIDESIM est capable
d’effectuer une telle opération juste en écrivant un fichier définissant le MTP
27. L’outil
FIDE-SIMpermet de gérer cette caractéristique particulière pour le cas des simulations de type Monte
Carlo puisqu’une instance générée doit être la même pour chaque banc de test considéré.
2.9.4.2 Evaluation de la qualité du test avec la plateforme CAT
Toutes les simulations faites pour chaque banc de test sont enregistrées, puis les valeurs des
simulations avec l’injection d’une faute sont comparées avec les spécifications et les limites des
critères de test. Ceci permet de détecter les fautes qui occasionnent à une performance d’être au
delà de ces limites, et également les fautes qui occasionnent à un critère de test d’être au delà
de ces limites. En d’autres termes, cela permet de trouver les fautes qui seront détectés par les
performances et les critères de test.
Pour le cas de fautes catastrophiques, cette détection de fautes permet de calculer la
ture de fautes du test. Ce type de simulation permet aussi de connaître les fautes qui ne seront
pas détectés par le test, et ainsi les limites de critères de test peuvent être changés pour améliorer
la couverture de fautes ou de considérer d’autres vecteurs de test si les métriques de test ne sont
pas satisfaisantes.
Pour le cas de fautes paramétriques, la limite de la déviation d’un paramètre qui fait violer
une spécification et/ou un critère de test est trouvée. Puis grâce à ces limites, les différentes
métriques de test pour le cas de fautes paramétriques sont obtenues.
Dans le document
Technique d'auto test pour les imageurs CMOS
(Page 40-44)