A moyen terme : changer les matériaux et les architectures de la technologie

architectures de la technologie CMOS actuelle.

La miniaturisation du transistor MOS possède cependant des limites physiques incontournables avec les architectures et matériaux actuels.

I.4.2.1.

De nouveaux matériaux

Les lois d’échelle qui imposent la miniaturisation de la taille de la grille imposent également la diminution de l’épaisseur de l’oxyde de grille du même facteur. Or, à partir d’une épaisseur minimale, les électrons traversent l’oxyde de grille par effet tunnel. L’augmentation du courant tunnel varie de façon exponentielle avec la diminution de l’épaisseur de l’oxyde de grille. Par exemple, pour une tension de grille de 1 V, la perte de courant passe de 10-6 A/cm² pour 3 nm de SiO2 à 10 A/cm² pour 1,5 nm. Cependant à cause de la rugosité de l’interface Si/SiO2, l’épaisseur limite pratique est estimée à 1,2 nm. L’ITRS montre que cette dimension sera atteinte vers 2005 (cf. Tableau I-1).

Une réduction en dimension de l’oxyde en-dessous de 1,2 nm ne lui permet donc plus de jouer correctement son rôle d’isolant. De plus, à de telles épaisseurs, la durée de vie de l’oxyde de grille a tendance à diminuer fortement, compromettant la fiabilité des transistors. Aux vues des problèmes rencontrés par la diminution drastique de l’épaisseur d’oxyde, l’idée est de le remplacer par des diélectriques à haute permittivité ou encore appelés « high-K ». En effet, de par leur constante diélectrique élevée, ces matériaux présentent une épaisseur physique plus élevé qu’un oxyde de silicium pour une capacité équivalente. Rappelons l’expression de la capacité surfacique Ci d’un matériau I de permittivité εri, d’épaisseur di,

(avec ε0, la permittivité du vide) :

i ri 0 i

_d

ε

ε

=

C

L’utilisation d’un nouveau matériau comme oxyde de grille, de capacité surfacique identique à celle obtenue avec le SiO2 permet d’écrire, d’après l’expression de la capacité:

mat 0 mat SiO 0 SiO

d

ε

ε

=

d

ε

ε

=

C

ε

ε

=

d

d

D’après le rapport ci-dessus, l’utilisation d’un diélectrique de permittivité quatre fois plus grande (ε =16) que le SiO permettrait d’obtenir la même valeur de capacité qu’un

εSiO2 : constante diélectrique relative de SiO2 égale à 3,9 dSiO2 : épaisseur de SiO2 en nm

εmat : constante diélectrique relative du matériau dmat : épaisseur du matériau en nm

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oxyde de grille en SiO2, mais le nouveau matériau aurait une épaisseur quatre fois plus grande que celle du SiO2 limitant ainsi les courants de fuite. Les études actuelles s’orientent vers des diélectriques ayant une permittivité de l’ordre de 20 comme l’oxyde de zirconium ZrO2 (ε=20-25), l’oxyde d’hafnium HfO2 (ε=20-25), et l’oxyde d’Ytrium Y2O3 (ε=11-15). Les recherches s’orientent surtout actuellement vers le HfO2 considéré comme « Si-friendly » , c’est-à-dire thermodynamiquement stable vis-à-vis du silicium.

Parallèlement, le matériau de grille actuellement en polysilicium dopé touche à ses limites. En effet, lors de l’application de la tension de grille une zone de déplétion (appauvrissement en charges mobiles) est créée à l’interface grille/oxyde de grille, ce qui crée une capacité parasite en série avec la capacité de l’oxyde de grille. Ceci a pour conséquence d’altérer le couplage grille/substrat (ie tout se passe comme si la capacité de l’oxyde était diminuée par rapport à ce qu’elle vaut vraiment), et donc d’altérer le courant de saturation du transistor (directement proportionnel à la capacité de l’oxyde). Un moyen de limiter la déplétion de la grille semi-conductrice est d’augmenter la densité d’impuretés dopantes à l’interface avec l’oxyde. Le problème de l’augmentation des doses d’implantation est la pénétration des dopants à travers l’oxyde de grille (particulièrement pour les dispositifs PMOS dopés au bore). Cependant, l’utilisation d’oxyde de grille nitruré a permis de réduire la diffusion des dopants à travers l’oxyde de grille.

Le moyen radical de s’affranchir du phénomène de déplétion de grille est de revenir à l’utilisation d’une grille métallique. Non seulement, elle présente des caractéristiques intrinsèques de plus en plus recherchées pour le transistor MOS ultime, mais aussi son intégration avec les matériaux high-k (candidats potentiels pour l’oxyde de grille) semble plus aisée que pour le polysilicium. Une autre raison de s’orienter vers la grille métal est la résistivité trop élevée de la grille en polysilicum dopée avec la réduction de la taille des grilles, ce qui peut devenir très gênant pour les applications haute-fréquence. Plusieurs candidats métalliques sont possibles pour remplacer la grille en silicium : le tungstène W, le nitrure de titane TiN, le nitrure de Tantale TaN ou même des siliciures (CoSi2, MoSi2, WSi2…)

Même si l’introduction de nouveaux matériaux de grille ou d’oxyde de grille permet de s’affranchir des limites intrinsèques de la technologie silicium, d’autres problèmes vont survenir. Toute la difficulté de l’utilisation de ces nouveaux matériaux réside dans leur possibilité d’être intégrés et de leur compatibilité avec les autres matériaux utilisés (est-ce qu’une grille métallique est thermodynamiquement stable sur l’oxyde de grille choisi aux températures utilisées en microélectronique ?) et les autres étapes d’élaboration du circuit intégré (par exemple, est-ce que la grille métallique peut supporter des recuits d’activation des dopants source/drain à 1000°C ?). De plus, changer de matériaux implique la mise au point de nouveaux procédés de dépôt et de gravure.

La mise en place de tous ces nouveaux matériaux laisse encore une bonne quinzaine d’années d’existence au transistor MOS avec une grille en polysilicium comme moyen d’intégration ultra-haute densité la plus compétitive.

I.4.2.2.

De nouvelles architectures

La diminution de la dimension du canal entraîne ce qu’on appelle des effets de canaux courts. Lorsqu’on diminue la taille du canal, on réduit la distance source/drain, ce qui conduit à la superposition des zones de charges d’espaces des deux jonctions source/canal et canal/source, dont le rôle est d’éviter le passage d’un courant de fuite entre les caissons et le

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électrons de passer de la source au drain. L’affaissement de la barrière de potentiel permet donc le passage de porteurs de charges de la source au drain bien qu’aucune tension ne soit appliquée sur la grille : ceci modifie terriblement les caractéristiques du transistor MOS. Pour résumer, les effets de canal court tendent à détériorer la commande de la grille avec, pour conséquence, une forte augmentation du courant à l’état bloqué. Ce phénomène est encore amplifié quand une tension est appliquée au drain (effet DIBL, Drain Induced Barrier Lowering).

Ce phénomène de canaux courts peut être minimisé en diminuant l’épaisseur de l’oxyde de grille (mais on atteint déjà les limites), ou en augmentant le dopage du substrat (mais ceci n’est possible que jusqu’à une concentration limite qui est de l’ordre de une impureté pour 10000 atomes de silicium) ou encore en diminuant la profondeur des jonctions (la limite réside dans les techniques d’implantation).

Un moyen de s’affranchir radicalement de ces effets de canaux courts est d’adopter une nouvelle architecture du transistor. La technologie CMOS classique utilise un substrat massif en silicium. Une nouvelle technique est de réaliser le transistor sur un isolant (oxyde de silicium) : on parle alors de transistors sur substrat SOI35 (Silicone On Insulation) L’architecture de ces deux types de transistor est illustrée Figure I-13.

a) b)

Figure I-13 : Comparaison de l’architecture d’un transistor MOS (a) sur substrat massif de silicium et (b) sur SOI.

Les substrats SOI de base sont constitués d’une couche épaisse d’oxyde de silicium sur du silicium massif et enterré sous une autre couche de silicium qui constitue le matériau de grille (selon l’épaisseur de cette couche de silicium, on parle de technologie partiellement déplétée (400nm) ou complètement déplétée (10-20 nm)).

Grâce à ce nouveau type de substrat, il n’est plus nécessaire d’isoler les différentes zones actives par la gravure de tranchées peu profondes dans le silicium massif (étape STI), les zones actives sont directement gravées dans la couche de silicium en s’arrêtant sur l’oxyde enterré. Cette architecture permet d’obtenir un isolement total des transistors, un meilleur contrôle des effets de canaux courts (profondeur de la jonction est limitée à l’épaisseur du film de silicium sur l’oxyde), une réduction des capacités des jonctions (dispositif plus rapide) et une suppression des fuites des jonctions.

La technologie SOI est déjà relativement mûre et jouera certainement un rôle important dans la microélectronique du futur car elle présente des caractéristiques très prometteuses en terme de performance et d’intégration ultime. Cependant, certains problèmes doivent être résolus avant son utilisation : des effets parasites propres (auto-échauffement, effet de porteurs chauds, claquage prématuré…), mais surtout des problèmes de conception. En effet, le premier défi est la production en masse de substrat SOI avec de larges diamètres et un coût raisonnable (au plus 2 à 3 fois supérieur à un substrat de silicium massif), et le deuxième défi est de repenser l’organisation des éléments actifs sur ce nouveau substrat et de créer une bibliothèque CAO dédiée au SOI.

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Figure I-14 :Circuit IBM CMOS en technologie SOI 36

Outre ses avantages dans la limitation des effets de canaux courts, la technologie SOIa aussi favorisé l’émergence d’architectures dans lesquelles le canal de conduction du transistor est commandé par la même tension de grille sur deux, trois, voire quatre côtés (un schéma de principe du transistor à double grille est présenté en Figure I-15).

Figure I-15 :Schéma de principe d’un transistor double grille

L’idée repose sur le fait que, si l’épaisseur du film actif de silicium entre les différentes grilles est suffisamment faible, la tension de grille peut commander le volume global de silicium entre la source et le drain. La conduction s’effectuant alors de manière volumique et non plus surfacique, on s’attend à des effets avantageux pour la valeur du courant de saturation. De plus, la prise de contrôle du canal se révélant plus importante, on s’affranchit des effets de canal court liés à l’influence de la tension de drain: la diminution drastique de l’épaisseur d’isolant devient moins cruciale.

Les transistors à architecture à grilles multiples font l’objet actuellement de recherches intenses, tant en ce qui concerne la modélisation que la réalisation. Les dimensions de la zone active étant réduites à moins de quelques dizaines de nanomètres dans toutes les directions, beaucoup de questions se posent sur la physique du transport dans ces dispositifs : importance du transport balistique37 ou par effet tunnel38 entre source et drain,... Le point noir de ces dispositifs réside, bien entendu, dans leur fabrication qui nécessite la mise en œuvre de procédés plus que délicats.

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