Dans la section 1.1, l’architecture générale d’un convertisseur pipeline a été présen- tée. Ainsi à chaque étage du convertisseur, le signal d’entrée est quantifié grossièrement
P2 P1 P2 P1 s C1 P1 gm1 C + gm2 2 Iref/2 Iref/2 comp1 comp2 d1 d2 3/4Iref 1/2Iref Iin s /sIout d1*/s d2*/s /s /s Iref1 Iref2 + Vdd Vdd gnd gnd gnd 2 gnd gnd CMC CMC1 t t P t 2 P2
Fig. 2.26: Diagramme de fonctionnement d’un étage d’un convertisseur pipeline en courant
en B bits à l’aide de comparateurs. De plus, pour chaque étage, le signal de résidu est obtenu après avoir effectué une amplification d’un facteur 2B. Dans le cadre plus parti- culier des CAN en courant, cette opération d’amplification19 est réalisée à l’aide de 2B
cellules de mémoire de courant (CMC) mises en parallèle20. Cela implique donc la néces-
sité d’échantillonner le signal de façon séquentielle à l’aide de 2B CMCs et donc une durée
d’échantillonnage égale à 2BT s.
La figure 2.26 illustre le fonctionnement d’un étage 1.5bits d’un convertisseur en cou- rant. Durant la première phase P1 (fig.2.26), le courant est mémorisé par la CMC1; puis
durant P2, il est mémorisé dans CMC2 pendant que le courant mémorisé par CMC1 est
comparé à 2 courants de référence. Enfin, suivant le résultat donné par les comparateurs, les courants mémorisés dans les 2 CMCs sont sommés avec un courant de référence Iref1
ou Iref2 pour constituer le signal d’entrée de l’étage suivant. Comme il a été précédem-
ment énoncé, la vitesse d’échantillonnage du CAN dépend fortement de la résolution par étage (B bits) et du temps d’acquisition par étage. Ainsi, la vitesse d’échantillonnage de la structure décrite plus haut est moitié moindre que celle d’une CMC. Par conséquent, si une telle architecture est utilisée, le temps d’acquisition de la CMC doit être dimi- nué pour améliorer la vitesse d’échantillonnage. Cependant, bande-passante et bruit sont étroitement liés. Aussi, une autre manière d’augmenter la vitesse consiste à utiliser une structure imbriquée (parallélisme) au dépend de la puissance consommée. Enfin, une autre méthode développée dans la section 8.2permet d’effectuer une copie simultanée erronée21
des mémoires de courant et donc de multiplier par 2 la vitesse d’échantillonnage de la structure.
19
La précision de cette amplification est directement proportionnelle à celle des CMCs 20
Dans le cas de faible résolution (< 8bits) cette opération peut être réalisée à l’aide de recopie par miroir de courant
21
Conclusion
Le tableau 2.3 résume les performances principales obtenues avec la mémoire de cou- rant proposée. La résolution brute de la mémoire de courant est de 10bits (1/2 LSB). Bien que ce soit en dessous des résultats prévus par la théorie et la simulation, cette cel- lule dispose d’une très grande linéarité de 15bits environ. Cette linéarité est plus grande que pour [WHT03], [Nai96], [GDG94] et [WCCC95]. Dans le cadre d’un convertisseur pipeline, cette grande linéarité assure que la non-linéarité différentielle (NLD) du CAN construit autour de cette cellule de mémoire de courant soit très faible (voir section 2). En outre, le facteur de gain gi tel que Imemoris´e = giIentr´ee est ici de l’ordre de < 1.0012
assure que la réduction de la plage dynamique d’entrée est minime22. Cette erreur de gain
peut être comparée à celle obtenue avec les structures en tension (voir section 7.2) qui est directement liée aux appariement des capacités utilisées. Ainsi, l’erreur de gain commise avec la mémoire de courant est similaire à celle obtenue pour une structure en tension où l’appariement est voisin de 0.1% grâce à l’utilisation de méthodes d’ajustement23. On
peut aussi remarquer que la mémoire de courant sans effet Miller dispose elle aussi d’une grande linéarité. Ceci laisse entrevoir la possibilité de concevoir une CMC plus simple.
Ainsi un convertisseur analogique-numérique de 12bits de linéarité peut être réalisé en utilisant cette mémoire de courant et en prenant en compte les méthodes de durcissement aux radiations spatiales (pour obtenir la précision de 12 bits, une correction de gain globale est nécessaire).
L’utilisation de commutateurs analogiques en PMOS ne pénalise pas fortement la linéarité de la structure et renforce le durcissement de la cellule aux radiations. La mé- thode de réduction du phénomène d’injection de charges par effet Miller s’est avérée moins performante que prévu en terme de gain pur mais permet de diviser par un facteur 20 en moyenne l’erreur commise sur Vdif f ce qui correspond environ à un gain de 4bits en
terme de précision et de linéarité. Aussi, pour améliorer le gain apporté par la struc- ture à effet Miller, une attention particulière doit être prise pour limiter les couplages capacitifs parasites et une structure plus simple pour l’amplificateur opérationnel peut être utilisée (gain plus faible). Il est intéressant de noter que cette méthode de réduc- tion de l’injection de charges par effet Miller peut être aussi utilisée dans le cadre des structures en tension. Ainsi, à travers la thèse de Denis Standarovski [Sta05], la structure d’échantillonneur-bloqueur basée sur ce principe est apparue comme la plus adéquate pour de hautes résolutions.
Par conséquent, tout en respectant des règles de conception (circuit et layout) pour le domaine spatial, cette mémoire de courant a permis de valider :
1. l’étude de l’impact de l’injection de charges sur les structures en courant.
2. l’intérêt de la structure à effet Miller et des effets parasites à prendre en compte. 3. la faisabilité de mémoire de courant à grande linéarité (15bits).
4. le problème de bruit des cellules en courant.
Remarque. Les capacités utilisées dans la CMC proposée à savoir C3 et C1 pourraient
être remplacées par des capacités MOS pour pouvoir assurer une compatibilité totale avec les technologies CMOS. Ces capacités MOS devraient alors être polarisées de sorte à ce
22
valeur à comparer avec le système d’amplification en tension à capacités commutées qui en natif (sans trimming) est proche de 1 · 10−2
23
Théorie Simulation sans Miller Avec MillerTest Tension d’alimentation 3.3V − 2.8V 3.3V − 2.8V 3.3V 3.3V Plage de mode commun 0.8V − 2V 0.8V − 2V 0.9V − 2V 0.9V − 2V
CMOS 0.35µm 0.35µm 0.35µm 0.35µm
Plage en courant ∓200µA ∓200µA ∓200µA ∓200µA
Ibias 250µA 250µA 250µA 250µA
Temps d’établissement 22ns 21.2ns 50ns 50ns
Vitesse d’échantillonnage 20M S/s 20M S/s 10M S/s 10M S/s Précision 1
2LSB 13 bits 13bits <5.7bits 10bits
Linéarité >>13bits >>13bits 12.5bits 15bits
Gain effet Miller 700 80 0 20 << 40
Gain de recopie 1 1 1.019 1.0012
SNR 65dB - - -
Consommation 6mW 6mW 6mW 6mW
Surface (µm2) - - 220 × 190 220 × 190
Tab. 2.5: Résumé des performances de la CMC
que le canal existe sur toute la plage de courant admissible par la CMC. Ceci pourrait être réalisé avec un mode commun voisin de 1V pour l’AO et avec des capacités NMOS (mode commun pour lequel la CMC continue de fonctionner (voir test en température)) ou bien en utilisant des structures suiveuses comme dans [BA02].
Analyse des Circuits à Capacités
Commutées d’un CAN pipeline
Introduction
Les performances des convertisseurs pipelines qu’ils soient réalisés en mode-tension ou en mode-courant reposent essentiellement sur la réalisation d’une triple opération :
1. celle de la retenue de l’information de l’étage précédent (phase échantillonneur/bloqueur) 2. celle de la génération du résidu (différence entre le signal d’entrée et un signal de
référence).
3. celle de l’amplification du résidu dont le facteur dépend de la résolution en bit de l’étage.
La figure 3.1 rappelle de façon schématique le principe de fonctionnement d’un CAN pipeline où cette triple opération est mise en évidence (gain de 2).
Etage 2 Etage N Correction Numérique In Out + S/H DAC ADC − 1.5b 2 Etage 1 101010111 Echantillonneur Soustracteur Amplificateur
Fig. 3.1: Schéma de principe d’un CAN
Le chapitre 2 sur les mémoires de courant a déjà présenté la façon dont est réalisée cette fonction pour les structures en mode courant. Aussi, notre attention se focalise ici plus particulièrement sur la réalisation duale en tension de cette fonction.
En mode-tension, elle est très souvent réalisée à l’aide d’un circuit à capacités com- mutées car il permet d’effectuer toutes ces sous-opérations à l’aide d’un seul amplificateur opérationnel (AO) ou d’un amplificateur opérationnel transconductance (OTA). Par sou- cis de clarté, ce type de circuit sera nommé Échantillonneur-Soustracteur-Amplificateur
(ESA) dans la suite du manuscrit. Le type de circuits généralement utilisés est représenté sur la figure 3.2. Ces deux circuits reposent sur le même enchaînement d’opérations :
1. Phase d’échantillonnage.
– (a) Échantillonnage effectué sur la capacité Cs.
– (b) Échantillonnage effectué sur les capacités Cs et Cf.
2. Phase de soustraction et d’amplification. Que ce soit pour le circuit (a) ou (b), lors de cette phase, la capacité Cf bascule en position de contre-réaction alors qu’un
signal de référence est appliqué sur la capacité Cs.
+ − AO Vin Vout Cs/2 Cs/2 Cf ±Vref, 0 gnd gnd Φ1 Φ1 Φ2 Φ2 (a) + − AO Vin Vout Cs Cf ±Vref, 0 gnd Φ1 Φ2 Φ2 (b)
Fig. 3.2: Circuit à capacités commutées réalisant l’opération d’échantillonnage, de soustraction
et d’amplification. La chaîne directe peut a priori être constituée soit d’une source de tension contrôlée par tension (Amplificateur Opérationnel AO) soit d’une source de courant contrôlée par tension (Operational Transconductance Amplifier (OTA)).
Bien que ces deux circuits réalisent la même opération, ils ne disposent pas des mêmes caractéristiques en terme d’établissement et de gain comme l’illustrent les fonctions de transfert Ha(eq.3.1) et Hb (eq.3.2) du circuit (a) et (b) respectivement (si l’on considère
une fonction de transfert du 1er ordre pour l’AO (avec pour constante de temps τ 1)) : Ha(p) = Vout Vin = Cs Cf +CsAd+C0f · 1 1 + Cs+Cf Cs+Cf+Ad0Cf τ1p (3.1) Hb(p) = Vout Vin = Cs+ Cf Cf +CsAd+C0f · 1 1 + Cs+Cf Cs+Cf+Ad0Cfτ1p (3.2)
avec Ad(p) = Ad0/(1+τ1p) la fonction de transfert en boucle ouverte de l’amplificateur
opérationnel.
Une conséquence directe de ces fonctions de transfert du système en boucle fermée est l’évaluation de la constante de temps résultante du système :
τglobal≈
Cs+ Cf
Cf
τ1
Ad0
Or dans le cas (a), le facteur d’amplification est donné par le rapport des capacités Cs/Cf alors que dans l’autre cas, il est donné par (Cs + Cf)/Cf. Ainsi pour réaliser un
gain 2 avec le système (a) il faut que Cs ait une valeur double de celle de Cf. Dans le cas
(b), il suffit que les capacités soient égales. Il en résulte que le facteur de contre-réaction est plus élevé dans le cas (b) que dans (a), ce qui se traduit par un temps d’établissement plus court pour le cas (b).
Cependant, contrairement à (a), le circuit (b) dispose d’un commutateur analogique supplémentaire dans le chemin de contre-réaction, commutateur qui peut avoir un impact non-négligeable sur la stabilité du système et sur son temps d’établissement.
En outre, comme le montre la Figure 3.2, la charge des amplificateurs est purement capacitive. C’est pourquoi des amplificateurs opérationnels dits transconductances (OTA operational transconductance amplifier) peuvent être employés pour atteindre de fort gain en tension en boucle ouverte puisqu’il n’est pas nécessaire de piloter des charges résistives [WH02b]. Cependant, puisque le pôle dominant de ce type d’architecture est situé en sortie, la nature exacte de la charge de l’OTA doit être connu. Aussi, l’étude qui suit a pour but d’étudier le circuit de type (b) durant la phase Φ2 (Fig. 3.3) dans
le cadre de structures pipelines à 1 ou 1.5 bit par étage car cette architecture est a priori 30% plus rapide que (a). Elle permettra d’être à même de concevoir ce circuit cœur du convertisseur pipeline en tension. Il sera montré en particulier que la présence de ce commutateur supplémentaire peut permettre d’améliorer les caractéristiques de ce circuit. Dans ce but, la notion de coefficient de retour sera tout d’abord introduite pour
+ − AO Vce Ce Cs Cf ±Vref, 0 gnd S1 S2 S3
Fig. 3.3: Circuit Echantillonneur-Soustracteur-Amplificateur (ESA) (b) durant la phase de
maintien où Ce représente la capacité d’échantillonnage de l’étage suivant du CAN
permettre ensuite une analyse plus aisée de ce type de circuits ESA tant du 1erque du 2`eme
ordre. Pour illustrer et compléter cette étude, la méthode de conception d’amplificateurs cascodes à gain décuplé1 sera proposée pour atteindre les performances en résolution et
en vitesse souhaitée de l’étage du convertisseur. La conception d’une architecture CMOS basse-tension basée sur celle d’un amplificateur dit cascode replié terminera cette partie.
Remarque. Il est intéressant de remarquer que la charge de ce type de structure est capacitive. C’est pourquoi, la suppression de l’étage supplémentaire du type suiveur à basse résistance de sortie est préférable. L’absence de cet étage supplémentaire réduit le nombre de pôles en boucle ouverte et assure plus simplement la stabilité du système. Dans ce cas, la sortie d’un tel AO est plus proche d’une modélisation “Norton" que “Thévenin". Le circuit est alors proche d’un transconductance OTA caractérisé par Gm.
Remarque. La précision obtenue par ces structures à capacités commutées dépend direc- tement de l’appariement des capacités Cs et Cf (eq. (3.1) et (3.2)). Pour ne pas limiter la
résolution du CAN et relaxer les contraintes dues à leur appariement durant la conception, une nouvelle méthode de calibrage est présentée au chapitre 8.
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