Liquid argon Trigger Digitizer Board

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A partir de fin 2015, la distance entre deux paquets de protons a ´et´e r´eduite de 50 ns `a sa valeur nominale de 25 ns. En parall`ele, la luminosit´e instantan´ee est mont´ee `a 8.1034 cm−2s−1, ce qui conduit `a une augmentation du taux de collisions et d’empilement. Afin d’assurer un bon fonction- nement de la chaˆıne de d´eclenchement, il est n´ecessaire d’am´eliorer la s´electivit´e du L1Calo. Une des am´eliorations pr´evues pour la phase d’Upgrade 2 (2018-2020) du calorim`etre ´electromagn´etique consiste `a remplacer l’´electronique de front-end pour le syst`eme de d´eclenchement [5]. Les cartes analogiques TBB devraient ˆetre remplac´ees par de nouvelles cartes LTDB (pour Liquid argon Trig- ger Digitizer Board) qui permettraient d’impl´ementer une structure de super cellule qui augmente la granularit´e finale dans les couches avant et milieu (de l’ordre de ∆η × ∆φ = 0.025 × 0.1), voir Table 3.1. La carte analysera 320 canaux en parall`ele avec une structure de granularit´e en 1-4-4-1 (1 super-cellule du presampler, 4 du front, 4 du middle et 1 du back). L’avantage des super-cellules est de pouvoir exploiter les informations sur la forme du signal et du bruit de fond en fonction de la profondeur dans le calorim`etre pour la d´ecision L1, comme illustr´e Figure 3.6.

Table 3.1 – Granularit´e et nombre en fonction de η × φ des diff´erentes cellules du calorim`etre ´electronique et des tours de sommation du syst`eme de d´eclenchement [5].

Couche Cellule ´el´ementaire Tour de d´eclenchement Super-cellule ∆η × ∆φ nη× nφ ∆η × ∆φ nη× nφ ∆η × ∆φ Presampler 0.025 × 0.1 4 × 1 0.1 × 0.1 4 × 1 0.1 × 0.1 Front 0.003125 × 0.1 32 × 1 8 × 1 0.025 × 0.1 Middle 0.025 × 0.025 4 × 4 1 × 4 0.025 × 0.1 Back 0.05 × 0.025 2 × 4 2 × 4 0.1 × 0.1

Figure 3.6 – D´epˆots d’un ´electron de pT=70 GeV observ´es par les tours de d´eclenchement (Run1)

et les super cellules (Run2) [5].

Parmi les nouveaux composants de l’´electronique pr´esent´es en Figure 3.7, on trouve :

– la layer sum board (en haut `a gauche) est modifi´ee pour sommer les signaux des cellules ´

el´ementaires dans chaque couche avec la nouvelle granularit´e des super-cellules (par exemple 8 en η pour la couche avant) ;

– la LTDB (en bas `a gauche) comporte un premier bloc de lecture analogique qui somme par couche de d´etecteur plusieurs super-cellules avec l’ancienne granularit´e et renvoie ces 4 si- gnaux `a la TBB (milieu gauche) pour conserver la chaˆıne de d´eclenchement analogique d´ej`a en place : par exemple, 4 super-cellules dans la couche avant pour retrouver l’ancienne somme sur 32 cellules ´el´ementaires. Un deuxi`eme bloc d’ADC num´erise les signaux des super-cellules et l’envoie au Back-End. Elle lit 320 voies simultan´ement ;

– une carte LAr Digital Processing System (milieu en bas) qui re¸coit par fibre optique les donn´ees num´eriques de 4 LTDB, reconstruit l’´energie transverse et le temps de mont´ee du pulse tout en calculant d’autres variables physiques (sommes d’´energie, barycentres, etc) qui sont envoy´ees au d´eclenchement L1 `a un d´ebit de 41 Tbps.

La contribution de l’IRFU du CEA Saclay `a cet upgrade consiste `a d´evelopper, concevoir et tes- ter un mod`ele d’architecture pour la LTDB et particuli`erement sa partie analogique, la partie num´erique ´etant sous la responsabilit´e du Laboratoire de l’Acc´el´erateur Lin´eaire d’Orsay (LAL). Deux impl´ementations mat´erielles de LTDB ont ´et´e propos´ees, l’une par le laboratoire national de Brookhaven (BNL) et l’autre par la collaboration IRFU (Saclay)/LAL (Orsay). La diff´erence architecturale principale est la s´eparation des blocs analogiques et num´eriques : pour la carte fran¸caise, le bloc de lecture analogique est inclus dans la carte m`ere tandis que le signal est num´eris´e sur une mezzanine comportant un convertisseur num´erique-analogique (ADC). La carte

Figure 3.7 – Electronique de Front-End/Back-End pour le Run 2.

am´ericaine, elle, suit la strat´egie inverse avec une carte m`ere num´erique comportant un ADC qui lit les donn´ees par l’interm´ediaire d’une mezzanine analogique. Dans la perspective de tester ces deux architectures, chaque laboratoire d´eveloppe un d´emonstrateur LTDB en parall`ele. La conception du d´emonstrateur LTDB a ´et´e faite au Service d’ ´Electronique des D´etecteurs et d’Informatique (SEDI) du CEA Saclay. En juillet 2014, les deux d´emonstrateurs ont ´et´e install´es dans le d´etecteur pendant l’arrˆet LS1 pour pouvoir profiter des donn´ees du Run2 pour tester le comportement de ces proto- types dans des conditions r´eelles. Le choix final de l’architecture est encore d´ebattu, notamment l’abandon ou pas de l’id´ee de mezzanine qui requiert un soutien m´ecanique et dont l’int´egration complexifie la production en terme de cˆablage et de rendement de la gravure (yield ).

Afin de ne pas perturber le syst`eme L1 actuel, la sommation analogique des quatre couches est en- voy´ee `a la carte TBB pour un traitement normal du signal. La sortie analogique de la LTDB, juste avant la mezzanine num´erique, passe dans un amplificateur diff´erentiel pour supprimer certains bruits ´electroniques syst´ematiques. Le choix de la gamme de num´erisation de l’ADC est crucial car la d´etermination pr´ecise du least significant bit (LSB) est n´ecessaire pour l’estimation de l’´energie transverse manquante. En effet, si la gamme de l’ADC est maximale pour recouvrir les r´egimes sa- tur´es, la pr´ecision sur le LSB sera moindre et perturbera le calcul de ETmiss. A l’inverse, si la gamme

car si l’ADC sature cela signifie pr´ecis´ement qu’il y a un objet int´eressant dans l’´ev´enement et le LSB sera connu avec davantage de pr´ecision. Par contre, la d´etermination du croisement de faisceaux associ´e `a l’´ev´enement sera impossible si la cellule est satur´ee. Une solution est alors de regarder les super cellules non satur´ees aux alentours pour faire cette d´etermination temporelle.