Les contraintes technologiques et la méthode de conception

2.1 Choix de la technologie UMC 180 nm

Le microsystème autonome requiert de faibles fuites et il doit avoir une consommation en mode actif faible. Ceci est rendu possible grâce aux technologies proposant des transistors à faibles fuites et des transistors à faible tension de seuil fonctionnant avec une faible tension d’alimentation. De plus, les coûts de production doivent être faibles et on doit pouvoir effectuer quelques prototypes. Le tableau IV-1 compare trois nœuds technologiques (130, 180 et 250 nm) les plus en adéquation avec les besoins des microsystèmes autonomes, disponibles pour des lots MPW34 chez Europractice.

Nœud technologique Caractéristiques

130 nm 180 nm 250 nm

Supporte 3.8 V



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Transistors à faible seuil ☺_☺ ☺☺ ☺_☺ ☺☺

Transistors à faibles fuites



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Transistors actifs faible puissance ☺_☺ ☺☺ ☺_☺ ☺☺

Prototypage facile ☺_☺ ☺☺ ☺_☺ ☺☺ ☺☺☺_☺

Faible coût



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Tableau IV-1 : Caractéristiques des nœuds technologiques 130 nm, 180 nm et 250 nm. (Comparaison effectuée à partir des données fabricants [EUR 2010])

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MPW : Multi Project Wafer : partage des coûts de fabrication entre plusieurs clients grâce à l’intégration de plusieurs circuits de différents clients sur la même plaque de silicium.

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La technologie 130 nm GP (General Purpose) a des blocs d’entrée/sortie de 2.5 V. Malheureusement, cette tension ne permet pas de supporter la charge d’une unité de stockage à une tension de 3.8 V. De plus, les fuites dans cette technologie sont importantes, sauf pour les transistors spécifiques LP (Low Power), mais ceci ont un coût plus élevé et l’option n’est pas garantie via le passage en lot MPW.

La technologie 250 nm souffre quant à elle d’une tension d’alimentation et de tensions de seuil de ses transistors élevées.

La technologie 180 nm (ANNEXE 4) est un bon compromis pour les microsystèmes autonomes. Cette technologie possède en effet de faibles fuites, une tension d’alimentation basse (1.8 V) et des transistors avec de faibles tensions de seuil. De plus, elle peut accepter une tension maximale de 3.8 V permettant la recharge de l’unité de stockage d’énergie du microsystème autonome.

La technologie disponible incluant le plus grand nombre de fonctions intéressantes est la technologie UMC 180 nm. Elle a l’avantage de permettre la fabrication de l’ensemble du microsystème, du capteur à la mémoire, en passant par les blocs numériques et les blocs analogiques et elle est accessible en lot MPW par l’intermédiaire d’Europractice. Nous avons donc choisi de concevoir notre circuit de gestion d’énergie dans cette technologie.

Afin de réduire la consommation du système et permettre son démarrage sous faibles irradiances nous avons réduit la tension d’alimentation du circuit a son minimum en utilisant des transistors à faible tension de seuil (dès lors que le temps de propagation n’est pas crucial). De plus, si l’architecture le permet, nous utiliserons des transistors en mode faible inversion. Enfin, nous segmenterons notre architecture afin d’éteindre les blocs du circuit pouvant être mis en veille.

2.2 La méthodologie de conception top-down

Une approche de conception top-down hiérarchique permet de réutiliser le plan de conception pour la réalisation du système dans une autre technologie.

La méthodologie top-down (descendante) débute par la description fonctionnelle du circuit. On s’assure tout d’abord de l’adéquation avec la technologie utilisée (dans notre cas UMC 180 nm), en vérifiant que les contraintes technologiques ne sont pas rédhibitoires à la réalisation du circuit. On divise ensuite le circuit en différents blocs correspondant chacun à une fonctionnalité précise, puis on définit les interconnexions entre chaque bloc. On propage ainsi les contraintes du système. Grâce à l’étude de l’état de l’art, on détermine la manière dont il faudra implémenter chaque fonction, en choisissant l’architecture la plus efficace en matière de surface de circuit et de puissance consommée. Si les fonctions existantes ne sont pas transposables à cause des contraintes liées à la technologie, il faudra alors en créer de nouvelles.

Une méthodologie hiérarchique permet de suivre un cycle en V (figure IV-2) et de concevoir indépendamment chaque bloc et sous-bloc. On peut ainsi simuler chaque bloc de manière indépendante et réduire significativement le temps de simulation pour caractériser chaque bloc du circuit. De plus, l’indépendance de chaque bloc permet, si nécessaire, de modifier l’architecture d’un bloc en particulier sans affecter le système complet.

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Figure IV-2 : Le cycle en V.

Cette méthodologie permet de conserver, à tout instant, une vue globale du circuit, ce qui rend possible une estimation rapide de sa complexité, de son coût, et de son état d’avancement. Le concepteur peut, quand il le souhaite, vérifier la fonctionnalité de son bloc dans le système. En effet, grâce à l’utilisation de modèles hauts niveaux pour les blocs qui n’aurait pas encore été réalisés au niveau électrique, il peut simuler l’ensemble du circuit. A mesure de l’avancement dans la définition du circuit, les allers et retours diminuent entre le plan de conception, les spécifications et les résultats de simulation, ce qui permet de converger vers le circuit final. Une fois le circuit totalement défini, l’étape suivante est le dessin des masques du circuit. Pour cela, il faut faire abstraction des différents blocs pour créer un dessin des masques compact tenant compte des effets parasites, de l’intégrité des signaux et des temps de propagation.

L’intérêt majeur de cette méthodologie est qu’on puisse suivre exactement le même raisonnement jusqu'à l’étape d’implémentation quelle que soit la technologie utilisée. Une conception ultérieure du circuit dans des technologies plus avancées est alors possible, comme par exemple dans un nouveau nœud de la technologie SOI35 qui permettrait de limiter les fuites et d’améliorer les performances du microsystème.

Le principal inconvénient de cette méthodologie est la nécessité de faire des choix précoces sur l’architecture du système, ce qui peut amener à faire des spécifications avec des marges importantes aboutissant à un circuit avec une architecture qui n’est pas la mieux adaptée pour répondre aux enjeux de taille et de consommation minimales. De plus, le circuit étant subdivisé dès l’origine, il est donc impossible de modifier l’architecture générale dans le cas où un des derniers blocs de l’architecture ne serait pas aussi performant qu’attendu.

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SOI : Silicon-On-Insulator. Cette technologie utilise un isolant séparant le substrat (servant de support mécanique) de la partie active où sont fabriqués les transistors (front end), ce qui limite les fuites et permet d’améliorer significativement les performances des circuits en contrepartie une conception différente doit être mise en oeuvre.

Spécifications Choix des architectures Tests d’intégration Dessin des masques Tests de validation Conception détaillée Tests unitaire

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