Le MOSFET

1.5.1.1 Présentation générale

Dans le domaine de l’électronique de puissance, l’avènement de la technologie MOS

au niveau industriel date du début des années 70 et a permis le développement de transistors

MOS qui sont utilisés dans de nombreuses applications pour des gammes de tensions allant de

10 à 600 Volts pour un calibre en courant allant de quelques 100 mA à quelques ampères. Les

structures MOS ont un comportement de type unipolaire et possèdent donc des temps de

commutation rapides. En effet il ne présente pas de retard associé à la recombinaison de

porteurs minoritaires dans la phase de blocage contrairement aux composants bipolaires. Les

temps de commutation sont de l'ordre de 100 ns. La contre partie réside dans des tenues en

tension moyenne en raison d’une région de drift N- non modulée en conductivité qui

entraînerait, pour des tensions élevées, des chutes de tensions à l’état passant élevées.

En technologie planar classique, c’est le transistor DMOS (D pour double diffusé) qui

est aujourd’hui encore le composant MOS de puissance de base. Il se décline en une

configuration verticale (VDMOS) ou latérale (LDMOS). La structure VDMOS est de

conception multicellulaire. La Figure 1-18-a en représente une cellule élémentaire. Le calibre

en courant du composant est directement lié au nombre de cellules mises en parallèle. Cette

dimension multicellulaire apparaît donc comme fondamentale dans le cadre de nos travaux de

recherche puisqu'une particule ionisante incidente impactera une seule cellule élémentaire

dont la résistance à une perturbation est bien plus faible que celle de l’ensemble. Il existe

différentes formes de cellules élémentaires liées à la géométrique du caisson P : hexagonale

(HEXFET), carrée alignées ou non alignées, triangulaire ou à bandes parallèles. Nos études se

sont principalement concentrées sur des motifs hexagonaux.

Outre ces différentes géométries du caisson P de surface, il existe de nouvelles

architectures dont les MOS à superjonction et semi-superjonction – telles que le coolMOS

d’Infineon ou le MDmesh de STMicroelectronics commercialisées en 1999 et 2000

respectivement. Les technologies utilisées diffèrent de la technologie planar classique par la

réalisation des caissons P+ comme l’indiquent les Figure 1-18 b et c. Ces structures

permettent de dépasser « les limites du silicium » [MOR04] définie par le compromis

résistance passante spécifique/tenue en tension. Il faut toutefois noter que la technologie de

réalisation est plus complexe que dans le cas des structures VDMOS classiques.

Figure 1-18: structure de cellule de type (a) VDMOS classique, (b) VDMOS à Superjonction (type coolMOS^TM Infineon) et (c) transistor MOS à semi-superjonction

A titre d’illustration, la Figure 1-19 montre l’évolution des technologies des MOS de

puissance. La figure (a) correspond à une structure hexfet classique et la figure (b) à une

semi-superjonction type stripfet. D’autre part, ces représentations 3D montrent bien l’aspect

multicellulaire de la conception qui peut varier d’une technologie à une autre.

Figure 1-19: coupe schématique 3D de la structure (a) MOS classique et (b) MOS semi-superjonction

P-mesh N-source

Gate finger Drain

Substrat Back metal

1.5.1.2 La structure et le fonctionnement parasite du MOSFET

Dans les structures de type MOSFET et en particulier le VDMOS de puissance, il

existe un transistor bipolaire parasite NPN comme indiqué sur la

Figure 1-20. La source N+ constitue l’émetteur, le caisson P, la base et la couche

épitaxiée N- avec le substrat N+ forment le collecteur. Ce transistor bipolaire parasite

normalement inactif peut être mis en conduction lors de commutations rapides (fort [dV/dt])

ou bien par le passage de radiations ionisantes. Sa mise en conduction couplée au mécanisme

d’avalanche peut alors provoquer un emballement irréversible en courant que l’on appelle le

second claquage. Le principe de fonctionnement nécessite d’être en polarisation inverse avec

une zone de charge d'espace suffisamment étendue permettant de générer des porteurs par

avalanche. Le phénomène est initié par la captation de trous diffusant latéralement sous la

source dans le caisson P jusqu’à polariser en direct la jonction émetteur-base du transistor

bipolaire (cf. Figure 1-20). Une fois ce dernier actif, des électrons sont injectés de l’émetteur

vers la région épitaxiée par effet bipolaire. Si la condition de champ électrique est suffisante

dans la région épitaxiée, cette arrivée d’électrons a pour conséquence de précipiter le

phénomène d’avalanche. En effet, les électrons traversant la zone de charge d'espace

acquièrent une énergie cinétique suffisante pour arracher un électron à un atome du réseau

cristallin, créant ainsi une paire électron-trou lors des collisions. Le phénomène s’auto

entretient : l’avalanche fournit de plus en plus de trous au bipolaire parasite, provoquant une

injection d’électrons du bipolaire de plus en plus importante qui alimente l’avalanche et ainsi

de suite. Le très fort courant résultant qui passe dans une seule cellule conduit à la destruction

du composant par emballement thermique. Dans le cas d’une particule incidente, les trous

proviennent dans un premier temps de la trace d’ionisation créée par le passage de cette

dernière. Si le courant provenant du filament d’ionisation est trop faible et/ou si le champ

électrique dans la zone de charge d’espace est insuffisant, le bipolaire parasite s’éteint et le

phénomène se traduit simplement par un courant transitoire suivit du retour à l’état initial

bloqué. Le transistor bipolaire parasite doit donc être désensibilisé à l’aide d’un design

spécifique de la structure du VDMOS. Pour cela, une zone P+ fortement dopée est implantée

sous la zone de source permettant de diminuer la résistance latérale et de retarder la mise en

Figure 1-20: structure d'une cellule de VDMOSFET illustrant le mécanisme de mise en conduction du transistor bipolaire parasite NPN par une particule ionisante