Intérêt du procédé de dépôt en deux étapes

Mazen et al. [Mazen-03] ont montré que le procédé d’élaboration en 2 étapes permet de contrôler indépendamment les phases de nucléation et de croissance des nanocristaux. Cela permet d’améliorer l’uniformité en taille des nanocristaux et donc, d’après De Salvo et al. [Desalvo-03], de diminuer la dispersion des valeurs de tension de seuil des cellules mémoires. Afin de vérifier cette hypothèse, nous avons réalisé des dispositifs mémoires contenant d’une part des nanocristaux réalisés avec un procédé en une étape (avec du silane), et d’autre part des nanocristaux élaborés avec le procédé en deux étapes (silane puis DCS).

La Figure III-17 indique les distributions statistiques des tensions de seuil des états écrits pour des secteurs mémoire de 512Kbits avec :

- en (a) des nanocristaux déposés avec un procédé en 1 étape avec une densité de 7,2 1011 cm-2 et un diamètre moyen de 8 nm, ce qui correspond à un taux de couverture Rdot = 36%.

- en (b) des nanocristaux déposés avec un procédé en 2 étapes avec une densité de 9,7 1011 cm-2 et un diamètre moyen de 7 nm, ce qui correspond à un taux de couverture Rdot = 37%.

Figure III-17 Distributions statistiques des tensions de seuil des états écrits pour des secteurs mémoires de

512Kbits avec : (a) des nanocristaux déposés avec un procédé en 1 étape, (b) des nanocristaux déposés avec un procédé en 2 étapes. Les conditions d’écritures sont : Vg=9V, Vd=4V, Vb=-1.5V, Vs=0V, t=8µs.

Les valeurs de dispersion sont lues pour un nombre minimum de 10 cellules (ligne en pointillé) afin de s’affranchir d’éventuelles cellules dites ‘ératiques’ encore appelées ‘bit faibles’ dont les propriétés électriques ne seraient pas représentatives de la population de cellules.

On observe que la dispersion des tensions de seuil est réduite d’environ 300 mV par l’emploi du procédé en deux étapes par rapport au procédé en une étape (1,4V contre 1,7V). Ceci est directement lié à la meilleure uniformité en taille des nanocristaux élaborés par le procédé en deux étapes.

La Figure III-17 indique de plus l’évolution des états écrits lors d’un vieillissement accéléré par chauffage des cellules à 150°C pendant plusieurs heures. Il apparaît que les valeurs des tensions seuil se décalent progressivement vers les basses tensions (environ 500mV au bout 300 h à 150°C), il y a

donc perte des charges stockées lors du vieillissement. D’après ces résultats, ce décalage progressif n’entraîne pas d’élargissement des dispersions des tensions de seuil.

Le procédé en deux étapes n’améliore donc pas la rétention des charges dans les dispositifs mais il permet néanmoins de réduire avantageusement la dispersion des tensions de seuil des cellules.

III.5

Encapsulation des nanocristaux de Silicium

La qualité du diélectrique de contrôle utilisé pour la réalisation des cellules mémoires est primordiale pour garantir une bonne rétention des charges et une bonne endurance des dispositifs vis-à-vis des cycles d’écriture et effacement.

III.5.1

Choix du diélectrique de contrôle

Dans les mémoires Flash à grilles flottantes conventionnelles, l’empilement ONO (Oxyde/nitrure/Oxyde) est le diélectrique de contrôle le plus utilisé car il permet à la fois d’avoir un bon couplage capacitif entre la grille et la grille flottante et de limiter les courants de fuite vers la grille lors des opérations d’écriture. Son emploi permet de stocker plus de charges dans la grille flottante qu’en utilisant un oxyde HTO.

Comme cela est souligné dans les travaux de Gérardi et al. [Gérardi-07], la couche de nitrure Si3N4

permet de plus de protéger les nanocristaux contre d’éventuelles contamination et oxydations incontrollées.

Cependant, comme dans le cas d’une mémoire de type SONOS, le Si3N4 est susceptible de piéger des

charges de manière irréversible [Gérardi-07].

Il s’agit donc, dans le cas de nos dispositifs à nanocristaux, de déterminer quel type de diélectrique est le plus adapté. Nous avons donc intégré ces deux types de diélectrique de contrôle dans des cellules mémoires à nanocristaux : l’un est un oxyde HTO de 10 nm d’épaisseur et l’autre est un empilement ONO d’épaisseur électrique équivalente (EOT) à 10nm. Ces deux diélectriques sont déposés par LPCVD dans une machine monoplaque (RTO). La Figure III-18 présente les dynamiques d’effacement de quatre cellules mémoire. Deux de ces cellules ont des nanocristaux et les deux autres, servant de références, en sont dépourvues. Les deux types de diélectriques sont testés avec et sans nanocristaux.

Les cellules sont initialement à l’état écrit (points reportés au temps d’effacement de 10-4 s). Il apparaît que les tensions de seuil les plus élevées sont obtenues avec les ONO (4,4V). Une valeur intermédiaire est obtenue pour la cellule à nanocristaux et HTO (2,6V). La tension la plus basse est donnée pour le dispositif avec HTO sans nanocristaux.

Lorsque des impulsions d’effacement sont appliquées, deux cas se distinguent :

- avec le HTO, les cellules à nanocristaux s’effacent complètement jusqu’à la tension de seuil des cellules de référence à HTO sans nanocristaux.

- avec l’ONO,les cellules s’effacent beaucoup plus difficilement et leurs tensions seuil n’atteignent jamais la valeur de celle des cellules à HTO.

0 1 2 3 4 5

1E-04 1E-03 1E-02 1E-01

Temps cumulé d'effacement (s)

T e n s io n s e u il ( V )

nanocristaux + ONO ONO sans nanocristaux

nanocristaux + HTO HTO sans nanocristaux

Figure III-18 Dynamiques d’effacement de cellules mémoires avec et sans nanocristaux pour 2 diélectriques de

contrôle : HTO et ONO.

Lorsque l’ONO est utilisé comme diélectrique de contrôle, il apparaît que les cellules avec des nanocristaux s’effacent mieux que celles sans nanocristaux. Cela prouve qu’une partie des charges est stockée dans les nanocristaux (charges effaçables) alors que l’autre partie de la charge est stockée sous forme de charges fixes dans le Si3N4 de l’ONO (charges non effaçables).

En conclusion, bien qu’il permette d’atteindre des tensions de seuil à l’état écrit élevées, le diélectrique de contrôle de type ONO empêche un effacement correct des charges, il est donc à écarter pour une intégration dans des mémoires à nanocristaux.