CHAPITRE III INTEGRATION DES NANOCRISTAUX DE SILICIUM
III.1.1 Enchainement des étapes de réalisation des mémoires flash
III.1.1.aTechnologie des mémoires Flash conventionnelles
Les puces mémoires contiennent, outre des cellules mémoires, de nombreux autres composants électroniques dits ‘de périphérie’. Citons les transistors MOS dits ‘basse tension’ pour réaliser les opérations logiques et les transistors dits ‘haute tension’ pour commander les opérations d’écriture et d’effacement des cellules mémoires. Ces différents composants sont représentés sur la Figure III-1. Leur réalisation sur une même puce implique l’enchaînement d’un grand nombre d’étapes de procédés. Certaines sont communes à tous les composants, c’est par exemple le cas des dépôts d’oxyde d’isolation STI (Shallow Trench Isolation en vert clair sur la figure), et d’autres, telles que les dopages par implantation ionique et les oxydes de grille sont spécifiques à chaque zone. Il est ainsi primordial de tenir compte des effets d’un traitement destiné à une zone précise sur les autres zones de la puce. Par exemple, les oxydes de grille de chaque type de transistor ont une épaisseur spécifique. Les recuits d’oxydation associés ont un effet non seulement sur le substrat en silicium de la zone considérée, mais aussi sur toutes les autres parties de la puce. Ils peuvent donc faire recroître d’autres oxydes préalablement formés ou détériorer des zones non protégées et sensibles à l’oxydation.
Figure III-1 Schéma des principaux composants électroniques d’une puce mémoire flash Deep nwell
Low Nwell Low Pwell
High Nwell High Pwell High Nwell High Nwell N+ N+ P1 N+ N+ P1 N+ N+ High Pwell P2 P2 P1 Floating gate Control gate Control dieletric (ONO or HTO) Tunnel oxide Deep nwell Low Nwell Low Pwell
High Nwell High Pwell High Nwell High Nwell N+ N+ P1 N+ N+ P1 N+ N+ High Pwell P2 P2 P1 Floating gate Control gate Control dieletric (ONO or HTO) Tunnel oxide Grille de contrôle Diélectrique de contrôle (HTO ou ONO) Grille flottante
PERIPHERIE ZONE MEMOIRE
Oxyde de contrôle
Basse tension Haute tension
L’enchaînement des étapes de procédé et les impacts de chacune d’entre elles sur les dispositifs sont bien connus et maîtrisés dans le cas des puces mémoires conventionnelles. Ces effets doivent être pris en compte lors de la réalisation de puces mémoires à nanocristaux.
III.1.1.bProblématique d’intégration des nanocristaux
L’intégration d’une couche de nanocristaux de silicium dans une filière flash industrielle constitue une nouveauté. Plusieurs options sont possibles pour réaliser ce type de puces. Nous décrivons ici les deux voies principales :
- La première (voie d’intégration n°1) consiste à réaliser l’empilement de grille « diélectrique tunnel/nanocristaux/oxyde de contrôle » avant de réaliser les circuits de périphérie.
- La seconde (voie d’intégration n°2) consiste à réaliser d’abord les circuits de périphérie puis les cellules mémoires.
α)Voie d’intégration n°1. Les étapes décrites sont illustrées par la Figure III-2 :
- Etape A : Après avoir réalisé les implantations qui délimitent les différentes zones caisson dopées (notées N- et P-wells), l’empilement «diélectrique tunnel/nanocristaux/oxyde de contrôle » est élaboré sur toute la puce.
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv Nwell
Highv Nwell 50A
Highv Pwell plus cell implant
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv Nwell
Highv Nwell 50A
Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
750A 750A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
750A 750A 180A
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell HighvNwell 30A
Highv Pwell plus cell implant
Poly 1
50A 180A
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell HighvNwell 30A
Highv Pwell plus cell implant
Poly 1 50A
A
B
C
D
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell HighvNwell 50A
Highv Pwell plus cell implant Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell HighvNwell 50A
Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
750A 750A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
750A 750A 180A
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell HighvNwell 30A
Highv Pwell plus cell implant
Poly 1
50A 180A
Deep nwell profile Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell HighvNwell 30A
Highv Pwell plus cell implant
Poly 1 50A
A
B
C
D
Figure III-2 Principales étapes de réalisation d’une puce mémoire à nanocristaux par la voie d’intégration n°1.
A : dépôt de l’empilement oxyde tunnel/nanocristaux/oxyde de contrôle sur pleine plaque. B : retrait des nanocristaux sur les zones périphériques, réalisation des oxydes de grille de périphérie et dépôt du silicium poly- cristallin de grille sur pleine plaque. C : gravure auto-alignée de l’ensemble des motifs. D : dépôt des oxydes STI.
- Etape B : Une photolithographie suivie d’une étape de gravure retire les nanocristaux des zones périphériques. Il est alors possible d’élaborer les oxydes de grille des transistors basse et haute tension. Puis, une couche de silcium polycristallin, est déposée sur l’ensemble de la surface.
- Etape C : Elle consiste en une photolithographie suivie d’une gravure de l’ensemble des empilements de grille sur toute la puce. De cette manière, tous les transistors sont fabriqués en une seule étape et sur toute la hauteur des empilements de grille. Ce procédé est dit auto-aligné, en anglais SASTI pour Self Aligned Shallow Trench Isolation.
- Etape D : elle consiste à réaliser les oxydes STI puis à continuer vers les étapes de Back-end (réalisation des interconnexions métalliques) qui ne sont pas représentées ici.
Cette voie d’intégration présente l’avantage de réaliser les transistors de périphérie et les cellules mémoires en un nombre réduit d’étapes. Cela permet de limiter le nombre de masques de lithographie et grâce au procédé SASTI, d’éviter les problèmes d’alignement des dispositifs.
Toutefois, dans cette voie d’intégration, les nanocristaux sont élaborés avant les transistors de périphérie. Ils subissent donc d’importants traitements oxydants à haute température liés à l’élaboration des oxydes de grille de périphérie. Ces traitements risquent d’oxyder les nanocristaux et d’avoir, au final, un impact néfaste sur les propriétés électriques des cellules mémoires. Nous appellerons cette voie d’intégration « procédé chaud ».
β)Voie d’intégration n°2
La deuxième voie d’intégration proposée est plus complexe que la précédente. L’objectif est d’éviter l’utilisation de procédés chauds et oxydants après le dépôt des nanocristaux. Cette voie s’articule donc de la manière suivante, comme illustré par la Figure III-3 :
- Etapes A et B : après la réalisation des implants caisson, les oxydes de grille des transistors de périphérie sont élaborés et recouverts du silicium polycristallin de grille.
- Etape C : une étape de photolithographie est suivie de la gravure des empilements de grille. Elle permet de délimiter les transistors de périphérie et les cellules mémoires sous forme de transistors MOS conventionnels.
- Etape D : c’est une étape de remplissage des isolations STI.
- Etape E : les circuits de périphérie sont protégés de manière à ne travailler que sur les cellules mémoires. Lors de cette étape, le silicium polycristallin et l’oxyde de grille sont retirés des cellules mémoires afin de revenir au substrat de silicium.
- Etape F : après l’élaboration de l’oxyde tunnel, les nanocristaux sont déposés sur toute la puce, puis recouverts par l’oxyde de contrôle et le silicium polycristallin de la grille de contrôle.
- Etape G : les nanocristaux, l’oxyde et le silicium polycristallin sont retirés des circuits de périphérie lors d’une étape de photolithographie suivie d’une gravure. Cette étape est ensuite suivie d’étapes de photolithographie et de gravure sur la partie mémoire qui ont pour but de définir les contacts de grille. Ces contacts doivent être alignés sur les motifs des transistors définis lors de l’étape C. Le procédé d’élaboration des cellules mémoires n’est donc plus auto-aligné comme dans la voie d’intégration n°1.
Cette voie d’intégration est plus complexe que la voie n° 1 et fait appel à un plus grand nombre d’étapes de lithographie. Cela est désavantageux en termes de complexité de procédés, néanmoins cette méthode présente l’avantage de réaliser les cellules mémoires à la fin du processus de manière à ce que les nanocristaux ne soient pas exposés à des procédés chauds et oxydants. Nous l’appellerons « procédé froid ».
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
160A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
160A
180A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell 30A
Highv Pwell plus cell implant
Poly 1
180A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell 30A
Highv Pwell plus cell implant
Poly 1
A
B
C
D
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
750A 750A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
750A 750A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell Highv Pwell plus cell implant HighvNwell
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell HighvNwell Highv Pwell plus cell implant HighvNwell
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
50A
800A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
50A
800A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
50A 50A
Deep nwell profile
Lowv Nwell Lowv Pwell
Highv Nwell Highv Pwell Highv
Nwell
Highv Nwell Highv Pwell plus cell implant
50A 50A
E
F
G
Figure III-3 Principales étapes de réalisation d’une puce mémoire à nanocristaux par la voie d’intégration n°2.
A et B réalisation des oxydes de grille de périphérie et dépôt du silicium poly-cristallin de grille. C : gravure auto-alignée des transistors de périphérie. D : dépôt des oxydes STI. E : mise à nue des zones mémoires par gravure. F : réalisation des empilements de grille à nanocristaux avec dépôt des nanocristaux sus toute la plaque. G : retrait des nanocristaux sur les zones périphériques suivi ensuite par la gravure des motifs en zone mémoire.