Implantation du DDCC

Disposer de ces deux circuits quasiment identiques permettra donc de sélectionner l’implantation la plus simple à mettre à œuvre et présentant les meilleures performances. Les paragraphes suivant présentent l’implantation des DDCC et de circuits per-mettant d’émuler les composants passifs configurables.

4.4 Implantation du DDCC

4.4.1 Analyse de circuit

Le convoyeur différentiel de différence de courant est une structure dérivée de l’amplificateur différentiel de différences (ou DDA pour Differential Difference Amplifier) présenté dans [225], dont une implantation est proposée sur la figure III.4.4. Le DDA repose sur la même structure que l’amplificateur opérationnel classique décrit dans [158], avec un dédoublement de la paire différentielle de l’étage d’entrée. Ainsi, quand un am-plificateur opérationnel amplifie une différence de tension, le DDA amplifie une différence de différences de tensions. I₀ I₀ I₁ P VDD M1a M2a M1b M2b M3 M4 M5 V1a V2a V1b V2b Vs I_D1a I_D2a I_D1b I_D2b Is1 Is2 ∆I_s

Figure^{III.4.4 – Implantation d’un amplificateur différentiel de différences}

Supposons les transistors M_1a, M_1b, M_2a et M_2b d’une part, et M₃ et M₄ d’autre part parfaitement appairés et fonctionnant en régime saturé. Notons I_D1a, I_D1b, I_D2a

et I_D2b les courants de drain associés aux transistors des paires différentielles d’entrée, ∆V_a =V_1a−V_2a, ∆V_b =V_1b −V_2b et ∆I_s =I_s2−I_s1.

A partir de l’équation 2.21, les différences de courant de drain s’écrivent :

I_D1a−I_D2a = ∆V_a^q2β_nI₀ s 1− ^βn 2I₀^∆V 2 a (4.7) I_D1b−I_D2b = ∆V_b^q2β_nI₀ s 1− ^βn 2I₀^∆V 2 b (4.8) Restreignons le fonctionnement de l’amplificateur à son domaine linéaire :

|∆V_a|, |∆V_b| s

2I₀

β_n ^(4.9)

III.4. LE CIRCUIT DÉPHASEUR

Les équations 4.7 et 4.8 deviennent alors :

I_D1a−I_D2a'^q2β_nI₀∆V_a (4.10) I_D1b −I_D2b '^q2β_nI₀∆V_b (4.11) Ainsi, ∆I_s =I_s2−I_s1 = (I_D2a+I_D2b)−(I_D1a+I_D1b) = (ID2a−ID1a)−(ID1b−ID2b) ' −^q2β_nI₀(∆V_a+ ∆V_b) = −G_M(∆V_a+ ∆V_b) (4.12) Cette différence de courant est générée au point P par l’intermédiaire du miroir de courant. En ce point, la résistance de sortie est :

R_s = (r_DS2a//r_DS2b//r_DS4) (4.13) avec r_DSi = 1/g_DSi la résistance de sortie du transistorM_i.

Le gain différentiel en tension en P est donc :

A1 =GMRs =GM(rDS2a//rDS2b//rDS4) (4.14) et

V_P =−A₁(∆V_a+ ∆V_b) (4.15) Cette tension est présentée en entrée d’un second étage de gain à source commune dont le gain en tension est :

A₂ =g_m5(r_ds5//r_oI

1) (4.16) oùg_m5 représente la transconductance du transistorM₅,r_ds5 sa résistance de sortie etr_oI

1

la résistance de sortie de la source de courant I₁. Finalement, le gain total du circuit est :

A_total =A₁·A₂ =G_M(r_DS2a//r_DS2b//r_DS4)g_m5(r_DS5//r_oI

1) (4.17) et

V_s =−A_total(∆V_a+ ∆V_b) (4.18) Pour constituer un convoyeur différentiel de différence de courants comme celui présenté dans [224] (sans l’étage de sortie), une contre-réaction négative est appliquée de la sortie sur l’entrée V2b comme le représente la figure III.4.5.

III.4.4. IMPLANTATION DU DDCC I0 I0 I1 VDD M1a M2a M1b M2b M3 M4 M5 V1a V2a V1b Vs

Figure^{III.4.5 – Implantation d’un convoyeur différentiel de différences de}

courant

L’équation 4.17 devient alors :

V_s =−A_total(V_1a−V_2a+V_1b−V_s) (4.19) = −A_total

1−A_total^(V1a−V_2a+V_1b) (4.20) Si le gain de l’amplificateur est très supérieur à 1, alors

V_s '(V_1a−V_2a+V_1b) (4.21) La relation en tension entre les entrées et sorties de ce circuit est bien celle d’un DDCC simplifié définie par l’équation 4.2, avec les entréese₁,e₂ete₃ désignant respective-ment les grilles des transistorsM_1a,M_2aetM_1b. Les entrées étant des grilles de transistors MOS, de très forte impédance, l’équation 4.1 est également respectée. Ce circuit permet notamment de doubler l’amplitude d’un signal ou de l’inverser, comme le prouvent les simulations présentées dans l’annexe D.

4.4.2 Implantation physique

4.4.2.1 Dynamique du signal traité dans le circuit déphaseur

Avant de dimensionner le DDCC, une attention particulière est portée à la dyna-mique du signal traité. En entrée du circuit déphaseur complet, le signal a une amplitude maximale de 500mV. Si ce signal est directement exploité, le DDCC₂ fonctionnant en doubleur de tension, le signal en sortie de ce composant est de 1V crête à crête. Or cette grande dynamique peut complexifier la conception et la mise en œuvre des DDCC et des composants passifs configurables. Garantir une grande linéarité sur une telle dynamique peut notamment être difficile. Le choix est donc fait de diviser par deux l’amplitude du signal en entrée avant de le traiter, puis de le remultiplier par deux en sortie, grâce à l’utilisation d’un DDCC monté en doubleur de tension, comme le schématise la figure III.4.6.

III.4. LE CIRCUIT DÉPHASEUR Atténuation (−6dB) ^Déphaseur DDCC en doubleur (+6dB) ve vs Dynamique : 500mV c-c Dynamique : 250mV c-c Dynamique : 500mV c-c

FigureIII.4.6 – Modification de la dynamique de travail du circuit déphaseur

Conformément à la remarque du paragraphe 4.2, il est nécessaire de quantifier les impacts des étages d’atténuation et d’amplification en entrée et sortie du système.

L’atténuation par un facteur deux est simple à réaliser grâce à deux transistors identiques montés en transdiodes comme le représente la figure III.4.7. Dans cette confi-guration, les transistors se trouvent en permanence à la limite des zones linéaire et saturée et se comportent comme des résistances. En choisissant des transistors PMOS larges afin de s’affranchir de la modulation de longueur de canal, et aux erreurs d’appariement près, l’atténuation est extrêmement précise. La figure III.4.8 présente à gauche la simulation temporelle de la figure III.4.7 pour des transistors de taille W/L = 10µm/0.7µm et un signal d’entrée de 500mV crête à crête à 50MHz et à droite la réponse fréquentielle du même circuit. L’atténuation est de −6dB et la phase nulle quelle que soit la fréquence, pour un taux de distorsion harmonique de −77dB à 50MHz.

Vs

Ve

M1

M2

Figure ^{III.4.7 – Implantation d’un atténuateur par 2 à l’aide de transistors}

PMOS 0 10 20 30 40 50 60 70 80 90 100 −0,5 −0,25 0 0,25 0,5 Temps (ns) T ension ( V ) Ve Vs 106 107 108 109 1010 −10 −8 −6 −4 −2 0 Fréquence(Hz) Gain ( dB )

Figure III.4.8 – Simulations temporelle (à gauche) et fréquentielle (à droite)

de l’atténuateur de la figure III.4.7

III.4.4. IMPLANTATION DU DDCC

Dans le circuit déphaseur, le signal en sortie de cet atténuateur est appliqué sur une structure différentielle. Son niveau continu doit donc être de 2V conformément aux choix effectués au chapitre III.2. Pour ajuster ce niveau continu, il suffit d’appliquer une tension continue de 2V sur le drain du transistor M₁.

Le DDCC proposé en tant que doubleur de tension est le composant de base du circuit déphaseur. Dans cette optique, sa conception, présentée par la suite, est particu-lièrement soignée et optimisée.

Par la suite, les étages d’atténuation et d’amplification sont omis et, pour plus de clarté, le signal dit d’entrée désigne le signal Ve des circuits des figures III.4.2 et III.4.3.

4.4.2.2 Dimensionnement des transistors du DDCC

Le signal V_e en entrée des DDCC a une dynamique maximale de 250mV autour d’un niveau continu de 2V. Les entrées e₃ et e₂ des DDCC₁ et DDCC₂ respectivement sont également polarisées à une tension de 2V pour équilibrer les structures différentielles

M_1a−M_2a etM_1b−M_2b à une tension de mode commun de 2V.

Appelons Amax l’amplitude maximale du signal autour de la tension de mode commun : A_max = 125mV et étudions la tension différentielle maximale appliquée aux différentes paires différentielles. Pour le DDCC₁, sur M_1a est appliqué le signal utile, d’amplitude maximale Amax et sur M2a le signal plus ou moins atténué et déphasé, pro-venant du DDCC₂ configuré en doubleur de tension, d’amplitude maximale 2A_max. En supposant le signal provenant du DDCC₂ non-atténué mais en opposition de phase avec le signal utile, la tension différentielle maximale aux bornes de la paire M1a−M2a est donc 3A_max. D’après l’équation 4.2, la tension différentielle maximale sur la paireM_1b−M_2b est alors également 3A_max. Pour le DDCC₂, surM_1a est appliqué le signal utile, d’amplitude maximaleAmaxet surM₂ala tension de mode commun. La tension différentielle maximale aux bornes de la paire M_1a−M_2a est donc A_max. Le DDCC₂ étant connecté en doubleur de tension et entrée et sortie étant, dans cette configuration, en phase, la tension différen-tielle maximale sur la paire M₁b−M₂b est alors également Amax. Finalement, la tension différentielle maximale sur les différentes paires différentielles des DDCC est 3A_max. Le convoyeur différentiel de différences de courant devant conserver un comportement linéaire quelle que soit la dynamique du signal d’entrée, les tailles des transistors M₁a, M₂a, M₁b

et M_2b et le courant de polarisation I₀ doivent donc être tels que :

s

2I₀

β_n 3A_max ⇒ ^I0

β_n 70·10⁻³V² (4.22) La taille des transistors M₃ et M₄ du miroir de courant doit être choisie telle que les transistors M_2a, M_2b etM₄ restent en régime saturé quelle que soit la tension au point P. Cette tension doit également respecter V_DD −V_P < V_T5.

Enfin, la taille du transistorM₅ et le courant de polarisationI₁ doivent être choisis de manière à optimiser le gain de l’amplificateur à source commune.

Le tableau III.4.2 résume les tailles des différents transistors utilisés pour réaliser un DDCC. Les sources de courant sont implantées par les transistors M_I0a, M_I0b et M_I1

(de gauche à droite sur le schéma III.4.5) et polarisées par le miroir de courant présenté sur la figure III.2.19.

Dans cette configuration, I₀/β_n = 735·10⁻3V2, ce qui respecte la condition de linéarité de l’équation 4.22. Par ailleurs, le gain différentiel en tension est A1 = 7.3 et le 129

III.4. LE CIRCUIT DÉPHASEUR

T_ableauIII.4.2 – Taille des transistors du DDCC

Transistors W (µm)/ L (µm) M_1a,M_2a, M_1b,M_2b 2/0.35 M₃−M₄ 5/0.35 M₅ 50/0.35 M_I0a, M_I0b 5/0.7 M_I1 50/0.7

gain du second étage est A₂ = 13.1, soit un gain total A_total = A₁ ·A₂ = 95.6 1 qui garantit le bon fonctionnement du DDCC.

L’annexe D présente les capacités du DDCC à réaliser des opérations arithmétiques d’inversion et de multiplication par deux du signal.