2.4 Etudes compl´ementaires
2.4.2 Impact d’un d´efaut ` a l’interface canal/BOX
Un stress BTI sur la grille avant d’un transistor FDSOI peut uniquement cr´eer ou r´eveler des pi`eges dans l’oxyde de la grille avant. En revanche, il parait impossible de d´egrader cette face arri`ere par ce mˆeme stress ´electrique. Cependant des d´efauts pr´e-existants peuvent se situer initialement `a l’interface entre le canal et le BOX. Nous allons voir ici leur impact sur la tension de seuil en fonction de la largeur d’un transistor Πfet.
On d´eplace dans un premier temps un pi`ege le long de W afin d’observer la d´egradation induite sur la tension de seuil. Par ailleurs les coordonn´ees en y et z de ce pi`ege valent res-pectivement 0 et L/2. On peut voir ceci sur la figure 2.32 o`u le d´eplacement est repr´esent´e en magenta. La d´egradation ∆Vt forme alors un seul dˆome visible sur la figure 2.33. La forme de cette d´egradation est comparable aux r´esultats obtenus par Subirats [2]. Pour rappel, on a vu pr´ec´edemment que plus le transistor est ´etroit plus la valeur maximale en Wtop/2 (sur la grille avant) est importante (cf. figure 2.20). Ce r´esultat se v´erifie au niveau de l’oxyde enterr´e jusqu’`a une largeur de 30nm. En dessous de cette dimension critique, la valeur de la d´egradation de VT induite par un d´efaut en Wtop/2 diminue. Ceci peut s’expliquer par le confinement quantique des porteurs vu les dimensions tr`es faibles. Cependant les minima situ´es dans les angles (en 0 et Wtop) augmentent de mani`ere cons´equente lorsque le transistor devient ´etroit. On peut alors
se demander si cette hausse des minima compense la baisse du maximum et donc si un nombre de charges al´eatoirement plac´es dans le BOX d´egrade plus un transistor ´etroit qu’un transistor large.
yBOX
Figure2.32 – Vue en coupe d’un transistor Πfet. La charge est d´eplac´ee entre 0 et Wtop sur la profondeur tBOX.
0 Wtop
Figure 2.33 – D´egradation de VT induite par un d´efaut localis´e `a l’interface canal/BOX pour diff´erentes largeurs Wtop de Πfet.
Pour cela, on effectue un tirage Monte Carlo de 2000 pi`eges situ´es dans le BOX. Il est alors primordial de connaˆıtre le comportement d’un d´efaut dans la profondeur du BOX. On place donc une charge en Wtop/2 et L/2 que l’on d´eplace dans la profondeur de l’oxyde enterr´e. On constate sur la figure 2.34 que contrairement `a l’oxyde de grille (cf. figure 2.29), le comportement dans le BOX n’est pas lin´eaire ; on note d’abord une d´ecroissance tr`es raide sur les premiers nanom`etres puis une pente plus douce dans la profondeur du BOX. Un mod`ele en exponentielle, en rouge sur la figure, correspond `a ces simulations. Ceci est simplement dˆu `a la forte ´epaisseur du BOX.
Un tirage est dans un premier temps effectu´e sur l’int´egralit´e de la profondeur de l’oxyde enterr´e `a savoir 145nm. En faisant la moyenne de la d´egradation des 2000 pi`eges, on obtient la d´egradation moyenne µBOX induite par un d´efaut situ´e n’importe o`u dans le BOX. Ce r´esultat est visible en rouge sur la figure 2.35. On constate alors que la d´egradation moyenne est maximale pour une largeur de 30nm `a l’instar du maximum de la figure 2.33. De plus les valeurs sont comparables `a celles de la figure 2.15 concernant l’impact moyen d’un d´efaut situ´e dans l’oxyde de grille. N´eanmoins, les proc´ed´es de fabrication risquent plus de former des d´efauts `a l’interface entre le BOX et le canal que dans la profondeur de l’oxyde enterr´e. On effectue donc un second tirage Monte Carlo pour lequel la profondeur du pi`ege est limit´e aux trois premiers nanom`etres. Le r´esultat est visible en bleu sur la figure 2.34. La d´egradation moyenne maximale se situe toujours pour une largeur de 30nm. Cependant, les valeurs de µBOX sont trois fois sup´erieures `a celles simul´ees dans l’oxyde de grille. Quelques d´efauts situaient `a l’interface BOX/canal peuvent alors induire une forte variabilit´e entre des transistors `a priori identiques.
On en conclut qu’il est tr`es important de maˆıtriser les proc´ed´es de fabrication de l’interface Si/SiO2 afin de limiter la formation de d´efauts entre le canal et le BOX. Cette conclusion avait d´ej`a ´et´e faite par Subirats [2] pour les technologies planaires.
2.5. Conclusion
Figure 2.34 – Profil de d´egradation de la tension de seuil dans la profondeur de l’oxyde enterr´e. Contrairement `a l’oxyde de grille (cf.figure 2.29), la d´ecroissance n’est pas lin´eaire.
Figure 2.35 – D´egradation moyenne de VT
µBOX induite par un d´efaut localis´e dans le BOX. Un tirage est effectu´e sur l’integralit´e de la profondeur du BOX (rouge) et un second seulement `a l’interface avec le canal (bleu).
2.5 Conclusion
De la mˆeme mani`ere que sur un transistor planaire, la localisation spatiale d’un d´efaut dans l’oxyde a une tr`es forte influence sur la d´egradation de la tension de seuil induite. Nous avons ainsi vu que de placer cette charge sur les flancs ou sur la face sup´erieure ne cause pas le mˆeme effet selon la largeur du transistor. Une architecture tr`es ´etroite (finfet) sera plus sensible `a une charge sur les cˆot´es alors qu’`a l’inverse les flancs jouent un rˆole mineur sur un dispositif quasi planaire.
Ensuite, des tirages Monte Carlo ont ´et´e effectu´es pour diff´erentes densit´es de charge sur les flancs en conservant la mˆeme densit´e sur le top. Ainsi si les deux valeurs sont identiques, la d´egradation ∆VT varie tr`es peu en fonction de Wtop. En revanche en augmentant ou diminuant la densit´e sur les flancs, les dispositifs ´etroits sont respectivement plus ou moins d´egrad´es que les transistors larges. On en conclut alors que pour avoir une fiabilit´e proche des technologies planaires, il est n´ecessaire de bien maitriser les proc´ed´es de fabrication (d´epot, gravure, etc.) de l’oxyde interfacial au dessus du canal.
Puisque des ph´enom`enes particuliers sur les cartographies de la d´egradation de VT ont ´et´e observ´es dans les angles, l’impact d’une charge sur un transistor Ωfet a ´egalement ´et´e ´etudi´e. En introduisant de la mˆeme mani`ere que pr´ec´edemment des densit´es sur les flancs et sur le top, l’effet de la charge parait ˆetre le mˆeme que pour un Πfet lorsque la largeur diminue. Cependant `a partir d’une certaine largeur, les dispositifs arrondis les plus ´etroits offrent une meilleure fiabilit´e. Ceci peut s’expliquer par le couplage entre le BOX et l’oxyde de grille. Ainsi une technologie Ωfet pourrait avoir une meilleure fiabilit´e qu’une technologie Πfet selon la qualit´e des interfaces entre les diff´erents oxydes et le canal. Le nanofil, en tant que cas ultime de l’Ωfet pr´esente `a ce titre une tr`es bonne fiabilit´e.
Enfin, nous avons v´erifi´e que l’hypoth`ese faite au d´ebut de cette partie n’alt`ere en rien l’objectivit´e des r´esultats ´enonc´es. En effet la d´egradation de la tension de seuil est l´eg`erement sur´estim´ee en consid´erant un oxyde monocouche plutˆot qu’un empilement SiO2/high-κ.
Cepen-dant cet ´ecart est constant quelles que soient les largeurs et structures ´etudi´ees. Les r´esultats obtenus sont donc fiables pour cette ´etude qui consiste `a comparer diff´erentes g´eom´etries entre elles. La simulation d’un d´efaut `a l’interface entre le BOX et le canal nous permet de retrouver les r´esultats obtenus par Subirats [2] ; un d´efaut a plus d’impact dans cette zone que sur la grille face avant d’un transistor. De plus, l’impact le plus important n’apparait pas sur les dispositifs les plus ´etroits mais plutˆot pour une largeur Wtop de 30nm. ceci s’explique par le couplage capacitif entre le BOX et l’oxyde de grille.
Bibliographie
Bibliographie
[1] W H¨ansch, Th Vogelsang, R Kircher, and M Orlowski. Carrier transport near the Si/SiO2 interface of a MOSFET. Solid-State Electronics, 32(10) :839–849, 1989.
[2] Alexandre Subirats. Caract´erisation et mod´elisation de la fiabilit´e relative au pi´egeage dans des transistors d´ecananom´etriques et des m´emoires SRAM en technologie FDSOI. PhD thesis, Universit´e Grenoble Alpes, 2015.
[3] A Kerber and T Nigam. Challenges in the characterization and modeling of bti induced va-riability in metal gate/high-k cmos technologies. In Reliability Physics Symposium (IRPS), 2013 IEEE International, pages 2D–4. IEEE, 2013.