Après avoir étudié par simulations numériques le comportement du DGP EDMOS, nous nous
intéressons à sa conception et sa fabrication dans les nœuds 28nm [6], [7]et 14nmFDSOI [8].
3.3.1. Technologie 28nm FDSOI
Pour obtenir le Dual Ground Plane EDMOS en 28nm FDSOI, nous avons récupéré les dessins des structures EDMOS transposés sur SOI (section 2.2) que nous modifions en introduisant un GP de type N tout en respectant les règles de conception du procédé de fabrication industriel du 28nm FDSOI STMicroelectronics. En suivant le procédé standard, les structures ont été fabriquées sur
un substrat SOI ultramince avec un BOX de 25nm afin d’obtenir un film sous grille de tSi = 7 nm
et une zone d’extension de drain épitaxiée et non dopée (tEXT= 23 nm) comme l’illustre la Figure
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Figure 3.10: Coupe TEM du bord d’un empilement de grille fabriqué en 28nm FDSOI illustrant l’épitaxie non dopée en bord de grille (d’après [9]).
Afin de montrer l’intérêt de l’architecture DGP EDMOS en 28nm par rapport aux essais du chapitre 2, un seul implant est désormais considéré pour l’implantation de la zone d’extension de drain. Cet implant est dépendant du procédé CMOS standard et n’est donc pas adapté pour la réalisation d’un MOS haute tension. Il s’agit d’un implant de type N réalisé avant le dépôt de
l’empilement de grille avec une énergie faible et une dose de 5.1013 cm-2. Cet unique implant donne
un niveau de dopage faible qui conduit à une forte résistance série comme nous avons pu l’étudier (section 2.2).
Par ailleurs, nous nous sommes assurés que la jonction entre les GP-P et GP-N présentait un
courant de fuite inverse IB2 adapté (Fig. 3.11) pour toutes les polarisations requises (entre 0 et 6V
typiquement).
Figure 3.11: Mesure du courant de fuite de la diode entre GP-P (VB1) et GP-N (VB2) sous le BOX des structures de test DGP EDMOS obtenues en conservant le GP-P à la masse. Ce courant est l’ensemble des fuites mesurées dans une barrette (scribe) de test entière : il surestime donc la fuite sous un dispositif élémentaire.
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3.3.2. Technologie 14nm FDSOI
Des EDMOS ont aussi été conçus et dessinés en 14nm FDSOI en s’adaptant au procédé industriel STMicroelectronics (en développement au moment de ces travaux). Les nœuds technologiques 28nm et 14nm ne sont cependant pas équivalents : au-delà d’une finesse de gravure plus importante, il existe des différences dans le procédé de fabrication CMOS qui ont influencé les choix effectués lors de la conception des échantillons (Fig. 3.12).
Figure 3.12: Diagramme simplifié du procédé de fabrication de la technologie 14nm UTBB-FDSOI. Les principales étapes différentes par rapport au nœud 28nm sont signifiées en gras.
Les principales différences avec le nœud 28nm sont listées ci-dessous :
Afin d’améliorer l’intégrité électrostatique, le 14nm FDSOI utilise un substrat SOI
aminci dans lequel les épaisseurs de l’oxyde enterré et du film de silicium sont ramenées
respectivement à tBOX = 20 nm et à tSi = 6 nm.
Les épitaxies utilisées pour surélever les zones de source et de drain sont dopées
in-situ. Afin de garantir aux CMOS des résistances d’accès faibles, leur niveau de dopage NSD est
SOI UTBB substrate Dual Si/SiGE channel
Wells implant Gate Stack Gate Patterning Dual Epitaxy S/D Salicide Contact Trench Contact Interconnect BEOL Hybrid bulk STI isolation
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très fort (NSD > 1.1020 cm-3). Il n’est alors pas possible d’obtenir un film de silicium surélevé et
faiblement dopé dans la zone d’extension de drain.
Les contacts de source/drain ne sont plus discrets mais en forme de tranchées
continues (on parle de « trench contact » en anglais [11]). Ces tranchées permettent notamment de gagner en densité d’intégration en réalisant des interconnexions locales entre les transistors sans passer par le premier niveau de métal.
Après ouverture des zones hybrides, la surface du silicium est ramenée à niveau par
épitaxie afin d’éviter des marches dans la topographie et garantir la précision de la lithographie.
Enfin, lors de ces travaux, aucune étape n’était disponible pour réaliser
l’implantation du film mince.
On retiendra qu’outre les épaisseurs du substrat SOI, les points prépondérants pour la conception d’un MOS haute tension en 14nm sont, d’une part le fait de ne pas pouvoir bénéficier d’une zone de drain épitaxiée (sous peine que celle-ci soit trop dopée) et d’autre part de devoir conserver un film de silicium non dopé sur toute sa longueur (Fig. 3.13).
Figure 3.13: Vue de dessus et coupe schématique du DGP EDMOS en 14nm FDSOI.
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La Figure 3.14 montre des vues en coupe d’un DGP EDMOS fabriqué dans le nœud 14nm FDSOI. Ces coupes ont été réalisées au microscope électronique à transmission (TEM) dans le laboratoire de caractérisation physique de STMicroelectronics à Crolles.
Figure 3.14: Coupe TEM d’un DGP EDMOS fabriqué en technologie 14nm FDSOI illustrant le film mince non dopé et l’empilement de grille.
Les deux GPs N et P sont connectés à l’aide de prises dédiées en zone hybrides. Dans les structures de tests mesurées, ces connexions sont localisées de part et d’autre du dispositif et isolées par des STI. Il est observé que, contrairement au nœud 28nm, les surfaces des zones hybrides et sur isolant sont coplanaires (Fig. 3.14a). L’ensemble du transistor EDMOS est visible sur la
seconde coupe 3.14b. La grille est composée d’un oxyde de silicium (SiO2) pour garantir une
interface de bonne qualité, d’un matériau haute permittivité, ici le dioxyde d’Hafnium (HfO2), puis
d’un métal « Mid-Gap » et finalement d’un silicium poly-cristallin. Les régions de source/drain
sont surélevées par rapport au film mince de silicium (tSi = 6 nm) qui ressort par une fine couche
sombre courant le long du dispositif. L’oxyde enterré (tBOX = 20 nm) est visible en contraste clair
sous le silicium. Un zoom sur la zone du bord de grille est présenté sur la Figure 3.14c. Contrairement au nœud 28nm, la zone d’extension de drain n’est pas épitaxiée et le silicium garde
GP-P GP-N S D CA STI STI CA CA CA Epitaxie in-situ Si BOX TiN SiO2 + HfO2 Poly-Si SiN Gate RPO b) c) a)
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une épaisseur constante entre la source et le drain. Celui-ci est recouvert par un oxyde de protection (RPO) afin d’empêcher sa siliciuration lors la réalisation des contacts. Dans cette zone, l’épaisseur de silicium est légèrement plus faible de quelques angströms en raison des dépôts et gravures successifs qui consomment du silicium au fur et à mesure. Ceci augmente encore la résistance linéaire de ce film de silicium non dopé. Pour éviter de mauvaises interactions entre les différentes étapes du procédé, le RPO doit déborder sur la grille et les source/drain. Ainsi la figure 3.14b montre que la grille n’est pas siliciurée sur toute sa surface : on pourra chercher à optimiser ce recouvrement pour des questions de résistance de grille. En effet des travaux montrent qu’avec une grille en polysilicium cette siliciuration partielle peut augmenter la résistance de grille et diminuer les performances RF du dispositif [10].