Fabrication des transistors TFTs et des OLEDs

R´ealisation des transistors TFTs

L’objectif de ce chapitre est de pr´esenter les diff´erentes ´etapes n´ecessaires `a la r´ealisation d’un transistor TFT en silicium microcristallin sur substrat de verre. Les choix technolo- giques ont ´et´e guid´e par un certain nombre de contraintes telles que le fait que les d´epˆots des couches silicium, isolant et m´etal sont r´ealis´es hors de la salle blanche (au laboratoire PICM). Ainsi, il est indispensable de prot´eger de l’oxydation lors des transports, les couches de silicium par la couche de m´etal sup´erieure.

La figure 3.8 illustre de mani`ere succincte, les diff´erentes ´etapes que nous allons d´ecrire. 1. ´Etape 1 : D´epˆot de 2000 Å de chrome sur le substrat de verre, via l’´evaporateur ther-

mique du laboratoire LPICM.

2. ´Etape 2 : Nettoyage, r´esinage, lithographie avec le masque M1 (masque de grille qui

est pr´esent´e sur la figure 3.6) → Gravure humide du chrome par Chrome Etch → ´

Elimination de la r´esine. On obtient les grilles pattern´ees.

3. ´Etape 3 : D´epˆot sur les grilles pattern´ees de 3500 Å de SiNx 5, 1500 Å de silicium

microcristallin, 500 Å de silicium dop´e N+. Ce dernier est soit du silicium amorphe dop´e, soit du silicium microcristallin dop´e. Et finalement, on d´epose la couche de m´etal du chrome pour les contacts de drain et de source.

4. ´Etape 4 : On r´ealise la lithographie en utilisant le masque M2 (masque drain – source

pr´esent´e sur la figure 3.6), les contacts drain – source sont structur´es par une gravure via chrome etch. Cette gravure est tr`es s´elective.

Apr`es l’´etape 4, il y a deux possibilit´es pour continuer. Soit on effectue d’abord la gravure de la couche N+ au niveau du canal (´etape 5a), soit on prot`ege d’abord le canal (´etape 5b).

5. ´Etape 5a : L’´echantillon avec les contacts drain – source structur´es est mis directement dans la chambre de gravure RIE. Comme le chrome ne peut pas ˆetre grav´e par la RIE, les contacts drain – source jouent le rˆole de masque. On grave le silicium N+ pour ´eviter un court–circuit entre le drain et la source (on parle alors de canal arri`ere).

5_{Le nitrure SiN est l’isolant de grille dans la plupart des applications utilisant la techno amorphe [34].}

Etape 1 Etape 2 Etape 3 Etape 4 Etape 5a Etape 5b Etape 6 Cr Verre Cr Verre SiN µSi N+ Cr Verre SiN µSi N+ Cr Verre SiN µSi N+ Drain Source Grille

Figure 3.8 – ´Etapes de fabrication TFT.

6. ´Etape 5b : On prot`ege le canal par la lithographie avec le masque M3 (pr´esent´e sur la

figure 3.6) et afin d’isoler les diff´erents transistors et assurer l’accessibilit´e `a la grille, on effectue une gravure profonde par RIE6.

7. ´Etape 6 : Si on continue apr`es l’´etape 5a, on prot`ege le canal par le masque M3

(pr´esent´e sur la figure 3.6) et on effectue une gravure profonde. Si c’´etait l’´etape 5b, on enl`eve la r´esine et on grave le silicium N+ au niveau de canal. Le transistor se trouve avec sa structure dans la figure 3.8.

8. ´Etape 7 : ´Etape 7 est l’´etape de traitement. Il y a plusieurs possibilit´es de traitement : recuit `a l’air ; recuit dans le plasma hydrog`ene ; recuit dans la vapeur d’eau [15] ; ... Les conditions de recuit (comme la pression, la temp´erature, ...) sont ´egalement contrˆol´ees.

6_{La gravure profonde n’est pas n´ecessairement jusqu’au verre mais elle doit au moins. On verra plus tard}

Ces diff´erentes techniques de post–traitement am´eliorent consid´erablement la perfor- mance du transistor.

9. ´Etape 8 : La passivation. On d´epose une couche tr`es mince de quelques dizaines de nm de nitrure SiNx et on effectue la lithographie avec le masque de passivation avant la

gravure des ouvertures de contacts (grille, drain, source) et la r´ealisation des vias.

La principale difficult´e que nous avons rencontr´ee lors de la r´ealisation des transistors est la gravure de la couche dop´ee N+ et plus g´en´eralement l’´elimination du canal arri`ere qui engendre soit un court–circuit entre le drain et la source et soit un transistor parasit´e. En effet il est tr`es difficile de graver proprement la couche N+ et plus particuli`erement de d´etecter la fin de gravure de cette couche (la couche inf´erieure de silicium microcristallin a la mˆeme r´eflexion optique). La m´ethode que nous avons utilis´ee est d’accroˆıtre l’´epaisseur de la couche microcristalline puis en graver une partie lors de l’´elimination de la couche N+. Il est `a noter que cette m´ethode engendre une augmentation des r´esistances d’acc`es et donc une diminution de la mobilit´e apparente globale.

R´ealisation des vias de connexions entre les couches m´etals

Dans le cas de la r´ealisation des pixels OLED et des inverseurs, les composants sont r´ealis´es avec les mˆemes ´etapes que pour les transistors. Ce qu’il faut ajouter ce sont des vias m´etalliques qui permettent de connecter le niveau du m´etal de grille au niveau du m´etal de drain et de source. (La connexion de la grille de transistor T2 au drain de transistor T1 dans

le circuit OLED `a deux transistors, figure 7.1 par exemple). `

A partir de la structure dans la figure 3.9a apr`es la r´ealisation des TFTs, on effectue une gravure RIE grˆace au masque de via et l’´echantillon se trouve comme dans la figure 3.9b. On d´epose ensuite le m´etal de via sans enlever la r´esine pour l’´eliminer dans les zones inutiles par le lift-off (figure 3.9c). Et apr`es le lift-off, la connexion est r´ealis´ee comme indiqu´e sur la figure 3.9d.

En ´echelle r´eelle, la largeur des vias est tr`es grande par rapport `a son ´epaisseur. Le courant passe donc seulement aux bords mais pas du tout au centre du via. Par cons´equent, pour une meilleure connexion entre les deux couches de m´etal, on r´ealise plusieurs petits trous de vias au lieu d’un grand pour r´eduire sa r´esistance.

RIE Résine

Vers noeud du haut

Vers noeud du bas VIA

(a) (b)

(c) (d)

Figure 3.9 – La connexion via.

R´ealisation des OLEDs

Comme la temp´erature du processus de d´epˆot des couches du transistor est de l’ordre de 175 `a 200◦C et que les couches organiques des OLEDs ne peuvent ˆetre d´epos´ees qu’`a la temp´erature ambiante, on doit r´ealiser les OLEDs en derni`ere ´etape.

La zone o`u on d´epose l’OLED est ouverte jusqu’au verre pendant la r´ealisation de pas- sivation de transistors. On d´epose ensuite l’ITO par pulv´erisation cathodique, les couches organiques par ´evaporation et enfin la cathode en aluminium toujours par ´evaporation. Cette r´ealisation est montr´ee dans la figure 3.10.

Al Organiques ITO Passivation Passivation Verre Vers circuit Vers circuit