Chapitre 1 : Spécificités des interconnexions des circuits numériques
I.3 Evolutions et tendances
I.3.1 Loi de Moore et ITRS pour l’intégration des circuits
La course à la miniaturisation dans l’industrie de la microélectronique a plus d’un demi-siècle. Environ tous les deux ans depuis le début des années 70, la technologie, c'est-à-dire la science appliquée qui permet de produire les circuits, franchit de nouvelles étapes vers plus de miniaturisation. Chaque nouvelle génération de circuit est dénommée à partir de la longueur de grille Lgdes transistors MOSFET.
Cette évolution est normalisée par l’ITRS (International Technology Roadmap for Semiconductors)
[ITRS, 2009]
qui préconise les règles de conception et des empilements technologiques des futures générations de circuits intégrés au niveau international pour l’ensemble des acteurs de la microélectronique : technologues, concepteurs, fabricants, systémiers, équipementiers,… Cette normalisation permet à l’ensemble de ces acteurs de fédérer une partie de leurs investissements afin de limiter les énormes coûts inhérents au passage d’une génération technologique à la suivante, comme évoqué précédemment.L’ITRS a en outre pour vocation de souligner les points durs et par conséquent d’orienter les investissements en recherche et développement et de renforcer la cohérence entre laboratoires privés, universités et soutiens institutionnels nationaux (ou européens). Grace aux progrès technologiques, à chaque nouveau nœud, caractérisé par une taille décroissante des transistors, la densité d’intégration augmente donc significativement, avec en parallèle, des fréquences de fonctionnement de plus en plus grandes (atteignant la dizaine de GHz aujourd’hui) et des tensions d’alimentation réduites (moins de 1V aujourd’hui), diminuant la puissance consommée totale. La Figure I.7 illustre la loi de Moore appliquée aux tendances d’évolution des circuits intégrés pour les générations passées et présentes: ces courbes mettent en évidence que l’ampleur de l’intégration a dépassé à plusieurs reprises les prédictions.
Figure I.7 : Illustration de la « Loi de Moore »
Le facteur d’intégration k qui spécifie le passage d’une génération technologique à la suivante a été fixé à k = 2par l’ITRS. Ce facteur d’intégration s’applique à l’ensemble des dimensions des transistors intégrés et aux tensions d’alimentation mais également aux pitchs entre transistors et entre interconnections. Elle s’accompagne d’une augmentation du nombre de niveaux métalliques dans le BEOL (Figure I.8).
Cette augmentation du nombre de niveaux métal est liée à au moins deux facteurs :
1. Elle est tout d’abord due à l’augmentation de la complexité du circuit. En effet l’intégration poussée du circuit s’accompagne en général d’une augmentation significative du nombre de transistors total et donc de la densité du réseau d’interconnexions associé.
2. Le second facteur est lié au besoin de minimiser cette densité d’interconnexion au sein d’un même niveau métal. En effet la diminution des dimensions des interconnexions devient un facteur trop limitant pour la rapidité et la fiabilité du circuit. Ce point sera discuté de manière générale au paragraphe suivant et approfondi pour les interconnexions des générations technologiques 45 nm au paragraphe III.3 de ce chapitre.
On préfèrera donc trouver un compromis entre la maximisation des performances et la minimisation du coût généré par l’augmentation du nombre de niveaux métal, en particulier pour les niveaux intermédiaires.
Figure I.8 : Illustration de l’évolution des circuits vers plus de miniaturisation (Source : STMicrolectronics)
Remarque : En guise d’illustration, on montre en Annexe 1 un exemple d’évolution de la complexité, de la rapidité et des coûts des circuits intégrés de 1970 à 2011.
I.3.2 Limites de l’intégration pour les circuits numériques intégrés des
générations sub-CMOS 65 nm
L’objectif de ce paragraphe est de souligner, sans rentrer dans le détail, les difficultés technologiques et conceptuelles spécifiques à la génération de circuits numériques 45 nm et sub-45 nm. Pour approfondir ces points, on peut consulter de nombreux ouvrages récents, notamment [Gupta, 2009].
I.3.2.a Problématiques de conception et challenges technologiques avec l’intégration dans le FEOL
De nombreux phénomènes physiques accidentels liés aux réductions des dimensions des transistors risquent de dégrader les performances du circuit, à l’encontre des bénéfices escomptés avec l’intégration, décrits dans le paragraphe précédent. Sans enter dans le détail des phénomènes physiques impliqués ni dans les possibles solutions technologiques envisagées, on peut citer quelques-uns de ces principaux problèmes à surmonter. L’objectif est de souligner ici qu’à partir des générations 45 nm et 32 nm, on s’approche des limites physiques (liées aux échelles presque atomiques des dimensions), et donc technologiques.
• Premièrement, la réduction des longueurs de grilles s’accompagne d’une augmentation des courants de fuites générant de fortes incertitudes sur les niveaux logiques hauts et bas ainsi qu’une augmentation de la consommation statique. Ce phénomène est appelé SCE (« Short Channel Effect »).
• Un autre phénomène est lié à la diminution de l’épaisseur de grille qui peut générer une augmentation des courants « tunnel » à travers la grille.
• On peut citer enfin des phénomènes de polydéplétion dans les semi-conducteurs au voisinage de la grille qui, en augmentant l’épaisseur d’isolant de la grille, crée une diminution non voulue de la capacité effective.
I.3.2.b Problématiques de conception et challenges technologiques avec l’intégration dans le BEOL
I.3.2.b.1 Problématique de conception dans le BEOL
Historiquement, l’augmentation des résistances d’interconnexions inhérente à l’intégration était largement compensée par la baisse des capacités propres [Meindl, 2002]. Ainsi on prévoyait un bénéfice fonctionnel pour le BEOL également en réduisant les dimensions.
Avec l’augmentation de l’intégration on peut estimer, en première approximation, que le délai D de propagation le long d’une interconnexion dépend principalement essentiellement des valeurs des capacités linéiques de couplage Cm entre interconnexions adjacentes (liées principalement à l’espacement s, Cf. Figure I.9) et des valeurs des résistances linéiques R d’interconnexions (liées principalement à la largeur w), d’une part, et des longueurs l d’interconnexion d’autre part (Relation [1- 3]).
2
l
D
ws
α
oùα
est un indicateur de proportionnalitéRelation [1- 3]
A partir des générations les plus récentes (1/2 pitch < 100 nm), l’effet de l’intégration sur les performances devient potentiellement néfaste. La réduction des valeurs de pitchs d’une part, et donc des largeurs d’interconnexions w et des espacements s entre interconnexions, et l’augmentation du facteur de forme d’autre part (rapport de l’épaisseur sur la largeur), entraînent une augmentation critique des résistances et des capacités mutuelles des interconnexions (Figure I.9).
Figure I.9 : Représentation schématique d’interconnexions intégrées au sein du même niveau métal
L’approximation donnée en Relation [1- 3] souligne le fait qu’à longueur d’interconnexion constante, le délai augmente quadratiquement avec la réduction du pitch. Dans le meilleur cas, on peut supposer qu’avec l’intégration d’un facteur k (k<1) de toutes les dimensions, on est également capable diminuer par un facteur k les longueurs des interconnexions. Dans ce cas favorable, le délai global dû aux interconnexions devrait rester à peu près constant d’une génération à la suivante.
En revanche, pour certaines interconnexions les plus longues (> 100 μm), la densification surfacique du réseau ne doit pas être aussi forte que celle des composants actifs, sans quoi les délais d’interconnexions interdisent la vitesse de fonctionnement attendue pour les circuits à venir.
Au début des années 2000, J.A Davis et J.D. Meindl (Georgia Institute of Technology) publiaient, en partenariat avec IBM, un modèle statistique de distribution des longueurs d’interconnexions dans les circuits intégrés (en nombre de pitchs) à partir de circuits réels de la fin des années 90, qui fit référence (Figure I.10).
Figure I.10 : Exemple de distribution des longueurs d’interconnexions dans un circuit intégré
(d’après D. Meindl., J. A. Davis & al.
[Meindl, 2002]
)Aujourd’hui, dix ans plus tard, la distribution dans les circuits des générations 45 nm et suivantes devraient suivre la même allure, mais avec un facteur de presque 10 sur les longueurs d’interconnexions, lié à l’augmentation de la complexité des circuits émergents. Certaines interconnexions des niveaux intermédiaires, bien que peu nombreuses a priori, doivent atteindre plusieurs centaines de μm. Le problème des délais d’interconnexion devient donc bien réel, et très critique.
C
mC
mR
w s
En complément de ce que souligne la Figure I.10, c'est-à-dire l’existence d’interconnexions relativement longues, il existe une autre courbe illustrative de référence dans le domaine des interconnexions (Figure I.11) qui cherche à souligner le fait qu’à partir de la génération 45 nm, c’est bien les interconnexions qui iront ralentir les circuits.
Figure I.11 : Exemple d’évolution des délais dans un circuit numérique intégrés d’une génération à la
suivante (d’après
[ITRS, 2009]
)Remarque : A ce risque de limitation des vitesses de fonctionnement, s’ajoutent des phénomènes de diaphonie entre interconnexions adjacentes, dus à l’augmentation des capacités mutuelles, qui atteignent des niveaux préoccupants en terme d’intégrité des signaux et donc de fiabilité fonctionnelle des circuits.
I.3.2.b.2 Limitations technologiques dans le BEOL
I.3.2.b.2.1 Introduction d’Ultra-Low-K (ULK) pour limiter les capacités
Afin de minimiser l’augmentation des capacités avec l’intégration, L’ITRS a préconisée l’introduction de diélectriques à très faible permittivité (ULK), notamment pour les diélectriques intra niveaux qui séparent les interconnexions. Aujourd’hui, on est capable d’introduire des diélectriques dont la permittivité relative εr s’approche de 2. Le silicium poreux SiOCH par exemple, de permittivité relative εr ≈ 2.5, remplace, pour la génération 45 nm, le traditionnel oxyde de silicium SiO2, de permittivité relative εr≈ 4. Une autre piste, préconisée par l’ITRS, consiste à introduire des cavités d’air ou « Air Gap » (εr =1) entre les conducteurs. Cependant cette solution semble encore assez mal maîtrisée tant du point de vue de la tenue mécanique que de la reproductibilité. Quoiqu’il en soit, les technologues ne s’attendent pas à descendre très au dessous de cette limite de εr = 2, ce qui signifie que, dans la famille technologique actuelle du CMOS, les capacités (et par conséquent les délais) seront inexorablement augmentés avec l’intégration.
I.3.2.b.2.2 Baisse de la conductivité effective des interconnexions
En ce qui concerne les conducteurs, l’objectif est de réduire au maximum les résistances d’interconnexions. Le traditionnel aluminium utilisé pour les interconnexions, de résistivité égale à 2.7 μΩ.m, a été remplacé par du cuivre, de résistivité égale à 1.7 μΩ.m, en particulier grâce à un procédé technologique de gravure dit « damascène », qui a permit en outre de réduire encore les dimensions des conducteurs. A section constante de conducteur, on obtient donc un gain potentiel de près de 40 % sur les résistances. Il faut toutefois nuancer la valeur de ce gain :
• Il faut tenir compte des barrières métalliques que l’on doit construire autour du conducteur. Ces barrières servent à éviter un phénomène physique de diffusion du cuivre dans les diélectriques. L’inconvénient de ces barrières est qu’elles réduisent de manière significative la section effective du cuivre. Ce phénomène est d’autant plus critique que les dimensions sont réduites. Même si d’une génération technologique à la suivante, on est capable de réduire l’épaisseur de ces barrières et par conséquent leur impact négatif sur les résistances, le ratio entre la surface de barrière et celle du cuivre sur une section de conducteur ne cesse d’augmenter.
• A cette réduction des sections effective de cuivre s’ajoute enfin une réduction de conductivité du cuivre liée aux petites dimensions, due aux joints de grain du cuivre à ses interfaces.
I.3.2.c Conclusion sur les limites de l’intégration
La recherche d’intégration des circuits numériques et, par là, la volonté de franchir des étapes technologiques permettant de passer d’une génération technologique à la suivante répond à un besoin de réduction conjointe de la consommation, du coût et de la période élémentaire de fonctionnement des transistors. Dans la pratique, cela permet de répondre à des demandes de circuits diverses, soit beaucoup moins chers, soit beaucoup moins consommateurs et spacieux (applications portables), soit beaucoup plus complexes (informatique et jeux vidéos). Aujourd’hui cependant, la course à l’intégration de la technologie CMOS connaît un certain infléchissement notamment depuis la génération 45 nm. Les bénéfices obtenus dans le FEOL sont plus incertains qu’auparavant et la miniaturisation des interconnexions dans le BEOL pose de réels problèmes de performances. De plus les nouvelles étapes technologiques à franchir font prévoir des coûts tels que les investisseurs ne sont plus très sûrs de rentrer dans leurs frais. Les consortiums des principaux fournisseurs de puces évoqués ci-avant et la baisse du nombre effectif de fabricants sont une illustration de cette inquiétude.
On peut penser qu’on est aujourd’hui à un carrefour entre les technologies CMOS « classiques » et les nouveaux challenges architecturaux [ITRS, 2009], dits « More than Moore » : interconnexions sans fils pour les plus courtes, interconnexions optiques pour les plus longues, nanotubes de carbone, intégration 3D,…
II Description comportementale des interconnexions
Dans tout ce chapitre introductif, on se limite, par souci de clarté, à la description d’une interconnexion isolée (on se limitera à des définitions se limitant à des dispositifs 2 ports et c’est dans le chapitre 3, entièrement dédié à une modélisation analytique complexe de réseaux de N interconnexions intégrées, qu’on en donnera une généralisation des définitions).