Etude de la défaillance en mode FTO de puces MOSFET SiC mises en parallèle

Les résultats de cette section ont été produits dans le cadre d’un partenariat entre le laboratoire LAPLACE et le groupe PEMC de l’Université de Nottingham financé par l’INP Toulouse dans le cadre d'une opération de mobilité scientifique. Les intervenants principaux ont été Alberto Castellazzi (PEMC) et Asad Fayyazz (PEMC), Frédéric Richardeau (LAPLACE) et François Boige (LAPLACE).

IV.A Introduction

Les composants de puissance en carbure de silicium (SiC) présentent des propriétés physiques clés qui entraînent des différences importantes au niveau de leur robustesse et de leur mise en œuvre par rapport aux composants de puissance en silicium (Si). En revanche, des événements stressants tels que des court-circuits sont très problématiques pour les MOSFET SiC, car, à cause de leur densité de courant très élevée, la température de jonction (Tj) peut

rapidement devenir très importante. De plus, comme la technologie MOSFET de SiC est en constante évolution, les composants présentent encore une large dispersion sur leurs paramètres électriques usuels, à savoir : la tension de seuil (VGS(th)), la résistance à l'état passant (RDS,on) et

la transconductance (gm), etc. Dans le cas de la parallèlisation de puces dans un module, la

dispersion de ces paramètres peut amener à un déséquilibre des courants statiques et dynamiques dans les puces et par conséquence à une différence dans les températures de jonction pouvant amener à une réduction drastique de la durée de vie de l’ensemble du module, en particulier pour les applications cyclées [91]. D'autres déséquilibres de Tj peuvent également

survenir en raison de l’agencement des puces dans le boitier et de la non-linéarité du refroidissement [92], [93]. À titre d'illustration, la Fig. 4.26a montre la distribution typique de VGS(th) mesurée sur un certain nombre de composants CREE Gen 2 [92]. Ici, on peut clairement

voir que l'écart peut être assez large, jusqu'à environ 1V à température ambiante. Cependant, les valeurs mesurées se situent à l'intérieur de la valeur minimale et maximale définie par la datasheet du fabricant. Dans le même temps, la tension de seuil sur une plage de température a également été mesurée et le ΔVth s'est avéré plus grand à mesure que la température du boîtier

augmentait [92]. La Fig. 4.26b représente le VGS(th) en fonction de la température de boitier pour

deux composants avec des VGS(th) aux extrêmes de la dispersion. On observe alors une

augmentation de la différence de VGS(th) avec la température. Fig. 4.26b, pour Tcase = 25 °C,

ΔVth = 265 mV et pour Tcase = 150 C, ΔVth = 450 mV.

Il est généralement très difficile, voire impossible, de prédire comment un ensemble donné de paramètres d’un composant évoluera avec le temps et les contraintes, et, en fin de compte, quand un dispositif tombera en panne. Ainsi, après avoir établi des critères de déclassement appropriés pour une durée de vie opérationnelle ciblée donnée, il est important d'élaborer également des stratégies pour surveiller la dégradation, empêcher les défaillances critiques i.e. la destruction en court-circuit drain-source et réagir d'une manière qui assure la non-propagation de la défaillance au niveau du système [93], [94] comme proposé durant cette thèse avec le driver intelligent présenté en section II de ce chapitre.

CHAPITRE 4:APPLICATION DES PROPRIETES SINGULIERES DU MOSFETSIC EN REGIME DE COURT-CIRCUIT AFIN DE SECURISER UN CONVERTISSEUR – IV. Etude de la défaillance en mode FTO de puces MOSFET SiC mises en

parallèle

Afin d'évaluer l’effet de la dispersion des caractéristiques des composants sur l’évolution en court-circuit, des essais ont été effectués [92] sur des composants ayant des Vth

différents. La Fig. 4.27a [92], montre que le courant de saturation maximal (ID(peak)) est différent

d’environ 20% en raison de de la dispersion du VGS(th) présenté Fig. 4.27a (soit un ΔVth maximal

de 1 V). L'effet de la dispersion de VGS(th) reste modéré et est visible essentiellement sur les

premières microsecondes de saturation. Au-delà, la forte baisse de la mobilité du canal dans des régimes à haute température vient masquer l'effet de la dispersion du VGS(th). La température de

jonction résultante pour les résultats du SC présentés à la Fig. 4.27a a été simulée à l'aide d'un modèle thermique très simple composé des impédances thermiques spécifié par le constructeur comme présenté à la Fig. 4.27b. Ici, la température de jonction maximale pour ces tests est d'environ 570°C (plus petit VGS(th)) et le ΔTJ est d'environ 30°C. Une telle différence de TJ

résultant de la dispersion des paramètres du dispositif (reste limitée en valeur relative) mais peut être cruciale du point de vue de la fiabilité et de la robustesse d’un module lorsque les puces sont connectées en parallèle. En effet, en court-circuit, la puce avec le plus faible VGS(th)

s’échauffera plus vite et donc cassera plus vite. (a)

(b)

Fig. 4.26 : (a) Mesure de la distribution de la tension de seuil pour un MOSFET SiC 1200V 80mΩ (datasheet min. 2V and max. 4V) @TCASE = 300 K (b) Variation de la tension de seuil fonction de la

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parallèle

Partant de ce constat, dans le cas d’un module de puissance où les puces sont en parallèle, la tenue en court-circuit du module serait donc définit par la robustesse du composant ayant la plus petite tension de seuil. Dans le cas d’un défaut catastrophique de type FTS sur la puce la plus faible, le module devient totalement inutilisable et un organe externe de protection du type fusible ou disjoncteur est nécessaire afin d’éviter la propagation du défaut. Cependant, dans le cas d’un défaut doux de type FTO sur la même puce la plus faible qui se manifeste par un court-circuit grille-source du composant, présenté dans le Chap. 2.V, le défaut pourrait se propager à chaque puce, permettant d’avoir un module complet présentant le défaut en FTO et, a fortiori, ne nécessiterait pas d’organe externe de protection comme présentée en section III. Selon un tel scénario, la robustesse du module serait définie par l'addition des niveaux de robustesse de chaque puce, i.e. une robustesse maximale. Un autre scénario consiste à tirer parti de la mise en court-circuit grille source de la puce la plus faible pour provoquer le blocage de toutes les autres puces du module, car l'ensemble des grilles sont reliées en parallèle. À l’opposé de l'approche précédente, ici la robustesse est minimale, mais dans un mode FTO. Si la grille de la puce faible peut être déconnectée, le module peut continuer à être utilisé à puissance réduite.