ECB;~CTI
Bits 14 and 15 are part of the
Esta tese está organizada em sete capítulos:
• Capítulo 1: Apresentou-se uma introdução e base para o entendimento do problema, as justificativas e os objetivos;
• Capítulo 2: Apresenta-se o estado da arte dos principais trabalhos publicados no campo dos conversores analógico-digital e é discutida a escolha da arquitetura a ser implementada nessa tese;
• Capítulo 3: Apresenta-se uma visão geral do sistema proposto nesta tese, bem como o princípio de funcionamento dos conversores incrementais, abordando as razões para a escolha das topologias que constituem o conversor incremental;
• Capítulo 4: Apresenta-se especificações dos principais parâmetros do modulador, assim como a modelagem do mesmo com alguns resultados experimentais;
• Capitulo 5: Apresenta-se a concepção do circuito do modulador Σ∆I, bem a imple- mentação do layout do mesmo;
• Capitulo 6: Apresenta-se os principais resultados de simulação dos blocos que constituem o modulador. O desempenho do circuito é validado através de simu- lações PVT e de Monte Carlo;
• Capitulo 7: Apresenta-se as conclusões do trabalho, assim como propostas para futuros trabalhos.
Capítulo 2
Estado da Arte dos ADC
Este capítulo realiza um estudo comparativo dos principais trabalhos desenvolvidos na área de conversores analógico-digital e conclui com a escolha da arquitetura a ser implementada, de acordo com as características de desempenho extraídas da análise do estado da arte. Para tal estudo é considerado um levantamento que compara o desempenho dos ADC publicados nas principais conferências técnicas na área (ISSCC e VLSI). A comparação destes ADC é realizada em termos de figuras de mérito, largura de banda, resolução e potência consumida.
2.1 Estado da Arte
Ao longo dos anos, uma grande variedade de arquiteturas de ADC tem sido proposta por pesquisadores. Estas arquiteturas podem ser classificadas de acordo com a frequên- cia de amostragem utilizada para conversão. Os conversores que amostram o sinal na frequência de Nyquist, ou seja, com fs=2BW , onde fs é a frequência de amostragem e
BW é a largura de banda do sinal de entrada, e os conversores que utilizam uma frequência de amostragem muito maior do que a largura de banda do sinal. Este tipo de amostragem é conhecida como oversampling (sobreamostragem) e os conversores que usam essa técnica são chamados de conversores oversampling.
O levantamento analisado nesse estudo considera as seguintes arquiteturas de con- versores: SAR (Successive Approximation Register), pipeline, folding, two-step, flash e Σ∆ (Sigma Delta). O princípio de funcionamento, bem como, as principais vantagens e desvantagens de cada arquitetura citada podem ser facilmente encontrados na literatura (MALOBERTI, 2007). É sabido que as características de resolução, tempo de conversão e potência dissipada, estabelecidas para cada ADC, são definições teóricas. Portanto, para ter uma conclusão mais aprofundada do desempenho desses conversores, foi realizado um levantamento dos principais trabalhos publicados, possibilitando uma melhor análise comparativa das arquiteturas.
A Figura 2.1 ilustra a frequência de amostragem e a resolução para todos os ADC publicados nas principais conferências técnicas (ISSCC e VLSI) no campo de conversão A/D entre 1997 e 2018 (MURMANN, 2018). Uma determinada tendência pode ser ob- servada neste gráfico, onde com o aumento da frequência de amostragem, ocorre também a diminuição da resolução. Das arquiteturas clássicas da literatura, os ADC Σ∆ dominam
2 4 6 8 10 12 14 16 18 20 22
1E+01 1E+03 1E+05 1E+07 1E+09 1E+11
R es ol uç ão ( B its )
Frequência de Amostragem - Nyquist (Amostras/segundo) SAR SD Pipe Flash Folding Two-Step
Figura 2.1: Gráfico da resolução por velocidade dos ADCs publicados em VLSI e ISSCC. Dados adaptados de (MURMANN, 2018).
a região de alta resolução (de 10 a 20 bits) e a região de baixa para média velocidade de conversão (de algumas dezenas de Hz a algumas dezenas de MHz), já os ADC flash e fol- ding têm uma maior frequência de amostragem (alcançando centenas de MHz), mas em contrapartida apresentam resoluções mais baixas (até 8 bits). Em se tratando dos ADC SAR , pode-se observar que são adequados para aplicações de média para alta velocidade e de baixa para média resolução (tipicamente até 10 bits), enquanto que os ADC pipeline são utilizados em sistemas que requerem média resolução e alta frequência de conversão. Uma maneira amplamente utilizada na literatura para realizar comparações entre di- ferentes arquiteturas de ADC são as Figuras de Mérito (FoM do inglês Figure of Merit). A FoM mais difundida e que gera outras variantes é a FoM de Walden (WALDEN, 1999), que incorpora parâmetros como resolução, velocidade e potência consumida, com o in- tuito de fornecer uma plataforma para comparação de eficiência energética. A FoM de Walden é definida como:
FOMW = f P s2ENOB f J conv − step , (2.1) ENOB = SNDR − 1.76 6.02 , (2.2)
onde P é a potência total dissipada, ENOB (Effective Number of Bits) é o número efetivo de bits, definido pela equação 2.2, e fs é a frequência de amostragem de Nyquist. SNDR
(Signal to Noise plus Distortion Ratio) é a relação sinal ruído mais distorção medida em dB para uma entrada senoidal. Esta FoM se destina a fornecer uma medida da quantidade
2.1. ESTADO DA ARTE 9 de energia que é requerida para executar um passo de conversão, expressa em femtoJoules (fJ) por passo de conversão. O desenvolvimento desta FoM se baseia principalmente em dados empíricos, após levantamento de um grande número de ADC em publicações aca- dêmicas ou ADC comerciais. Esta métrica é criada sob o pressuposto de que a potência tem uma proporcionalidade linear com a frequência de entrada e o SNDR. Ela permite que os projetistas possam comparar a eficiência energética através dos ADC que operam sob diferentes condições de operação. No entanto, essa métrica contém uma importante limitação. Em um ADC de alta precisão, ou seja, acima de 10 bits, a resolução é princi- palmente limitada por ruído térmico, que está na forma de pkT /C. A fim de aumentar a resolução em 1 bit (ou SNR em 6 dB), C tem que quadruplicar. Se a frequência de operação é mantida constante, o consumo de energia tem que ser aumentado por um fator de quatro para um aumento de um fator de dois na resolução. Isto implica que a melhora da resolução em 1 bit piora automaticamente a FoM por um fator de dois.
Para superar esta limitação devido ao ruído térmico, uma FoM modificada foi proposta por (Hae-Seung Lee; SODINI, 2008) e é dada por:
FOML= f P
sSNT R2, (2.3)
onde SNTR (Signal to Noise plus Thermal Noise Ratio) é a relação sinal ruído mais ruído térmico. Na ausência de distorção e do ruído de quantização, SNTR = 2ENOB. Uma vez
que o ruído térmico amostrado de um ADC está na forma de pkT /C, a raiz quadrada de SNTR2é então, proporcional a C. Em outras palavras, para uma frequência de amos-
tragem fixa, o aumento na potência dissipada é igual ao aumento no SNTR2, tornando a
FoML constante para esse cenário. Isso faz com que a FoML seja mais adequada para
comparar ADC de alta precisão que são limitados pelo ruído térmico.
Outra FoM vastamente aplicada para comparação de ADC, é a FoM de Schreier. Esta figura de mérito inverte a FoMLe expressa o termo em dB, e seu valor é aumentado para
ADC de alta performance utilizando a mesma frequência de amostragem. FOMS=SNDRdB+10log f s 2P . (2.4)
A Figura 2.2 mostra a relação da FoM de Schreier com o ano do estado da arte dos ADC publicados em ISSCC e VLSI entre os anos de 1997 e 2018 (MURMANN, 2018). No geral, o gráfico mostra uma tendência de crescimento médio da FoMS de aproxi-
madamente 1.3 dB por ano. Este fato é surpreendente, uma vez que com o avanço da tecnologia (diminuição do comprimento do canal) os projetos de circuitos analógicos se tornam mais desafiadores. O crescimento da FoMS pode ser atribuído ao uso e inovação
de mais arquiteturas de ADC voltadas para implementações digitais.
As Figuras 2.3 e 2.4 mostram a relação da FoM de Walden com a frequência de amos- tragem e com a resolução, respectivamente. Os conversores com alto desempenho al- cançam valores em torno de 1 fJ por passo de conversão. Contudo, estes ADC tendem a ter baixas resoluções e a frequência de amostragem menor que poucos MHz. Em ter- mos de eficiência energética, é possível observar na Figura 2.3 que a arquitetura SAR domina a figura de mérito sobre todas as outras arquiteturas para todas as frequências de
100
110
120
130
140
150
160
170
180
190
1996
1999
2002
2005
2008
2011
2014
2017
F
O
M
d
e
S
ch
re
ie
r
Ano
Figura 2.2: FoMS dos ADC publicados de 1997 a 2018 em VLSI e ISSCC. Dados adap-
tados de (MURMANN, 2018).
amostragem entre 10 kamostras/segundo e 1 Gamostras/segundo. Quando a frequência de amostragem aumenta, torna-se mais difícil atingir a mesma eficiência energética que projetos para aplicações com frequências mais baixas. Portanto, para operar em altas frequências é importante considerar um aumento significativo da potência dissipada para que o desempenho seja alcançado, a depender da expertise do projetista.
Em termos de resolução, a Figura 2.4 ilustra outra tendência interessante. Conversores com ENOB entre 8 e 10 bits são capazes de atingir os melhores valores da FoM de Wal- den. Esta característica se deve ao fato dos conversores com resolução menor que 8 bits serem aplicados em sistemas que requerem alta taxa de conversão. Consequentemente, aumenta-se a dificuldade de projeto para melhorar a eficiência energética de conversão devido às limitações tecnológicas.
Quando se deseja projetar um ADC de alta resolução, acima de 12 bits, percebe-se que o valor da FoMWé prejudicado devido ao efeito do ruído térmico. Logo, os ADC de média
resolução possuem uma maior eficiência na conversão de sinais. Analisando a região na qual os ADC possuem resolução acima de 12 bits, nota-se que os conversores que utilizam a arquitetura Σ∆ apresentam o melhor desempenho dentre todas as topologias.