Détection multi-couches

Comme noté dans le premier chapitre, les algorithmes employés pour la détection multi-usagers dans le cas d’une communication point à point peuvent être utilisés pour procéder à la détection multi-couches. La complexité diffère selon le contexte de transmission. Pour des communications dans une large bande de fréquences, l’exploitation des multiples trajets améliore les performances du système mais complexifie le processus de détection.

Dans [75, 1], plusieurs algorithmes de détection (FZ, FZ-VBLAST, EQMM, EQMM-VBLAST, MV ; cf. section 1.3) ont été développés et intégrés au sein d’une plate-forme de prototypage

rapide. Ces applications ont été écrites en langage C et implantées au sein du PTS17flottant C67 (167 MHz) de la compagnie Texas Instruments. La puissance de calcul de ce processeur suffit à l’implantation d’un système 4 × 4.

Au vu des courbes de performances présentées et de la complexité de chaque algorithme, la technique FZ-VBLAST représente un compromis intéressant. L’algorithme basé sur le critère du MV présente les meilleures performances mais la complexité est importante et croît de manière exponentielle suivant la constellation et le nombre d’antennes émettrices. Néanmoins, comme cité dans cet article et pour des systèmes comportant un nombre d’antennes raisonnable, cet algorithme est réalisable pour des circuits du type FPGA18 ou DSP19.

Technique d’Alamouti. Dans [16], le schéma de diversité de transmission d’Alamouti (système 2 × 1) est implanté au sein d’une carte constituée de plusieurs FPGAs, avec un débit effectif de 7,5 Mbps. L’encodage est relativement simple à réaliser, contrairement au récepteur qui implique, principalement, la mise en œuvre d’un module de décodage en bloc des symboles transmis et pour chacun d’eux, l’algorithme basé sur le critère du MV (cf. partie 1.2.1, chapitre 1). A cela s’ajoute les circuits nécessaires à la synchronisation temporelle, à la compensation du décalage fréquentiel (détecteur de phase) et à l’estimation du canal, effectuée à l’aide d’une séquence de symboles d’apprentissage. L’émetteur et le récepteur sont implantés séparément dans un FPGA. La faible complexité d’intégration de la technique d’Alamouti est illustrée par les résultats d’implantation du récepteur, au sein du FPGA XC2V3000 de la compagnie Xilinx. Pour une fréquence d’horloge fixée à 60 MHz, le récepteur occupe au total 25 % des ressources logiques.

Ainsi, la technique d’Alamouti est relativement simple à concevoir au niveau matériel mais le débit de données est limité. En procédant à un multiplexage spatial, l’algorithme V-BLAST permet d’atteindre des débits de symboles plus importants.

Algorithme V-BLAST. L’implantation de ce décodeur peut être critique puisque cette tech- nique implique la répétition du calcul de la pseudo-inverse de la matrice de canal. Comme vu dans le premier chapitre, Hassibi propose dans [50], pour l’algorithme V-BLAST [110], l’algorithme de racine carrée20 qui consiste à appliquer des transformations unitaires, évitant ainsi, à chaque ité- ration, le calcul répété de la pseudo-inverse de la matrice réduite.

Dans [62, 61], Khan et al. appliquent les rotations de Givens, en vue d’une implantation matérielle du récepteur VBLAST-EQMM. Ces travaux sont concentrés uniquement sur l’étape de calcul de la pseudo-inverse et ne concernent pas les étapes portant sur l’ordre de détection, la prise de décision sur le symbole transmis et l’annulation de l’interférence correspondante.

Dans [62], l’architecture matérielle proposée pour le calcul de la pseudo-inverse comporte essentiellement deux circuits CORDIC pipelinés, des multiplieurs et une mémoire double port. Les données sont codées sur 16 bits. Les deux circuits CORDIC sont utilisés pour le calcul des angles et des rotations de Jacobi. La méthode du clock gating est appliquée pour désactiver les parties de circuit non utilisées et réduire en conséquence l’énergie dissipée. Les circuits ont été synthétisés en utilisant l’outil Design Compiler de Synopsys (technologie CMOS21 180 nanomètres22), avec une fréquence d’horloge fixée à 100 MHz.

En termes de puissance dissipée, les modules CORDIC et les multiplieurs représentent les parties les plus critiques. Comparée au circuit développé dans [114], constitué d’un module COR- DIC pour calculer l’angle et de deux modules CORDIC, pour calculer les rotations de Jacobi, l’architecture proposée occupe moins de surface silicium et consomme moins d’énergie.

17. Processeur de Traitement du Signal. 18. Field Programmable Gate Array 19. Digital Signal Processor 20. Square root algorithm.

21. Complementary Metal Oxide Semi-conductor.

22. L’information sur la technologie, e.g. 150 nm, représente la finesse de gravure et précisément la taille de la longueur de grille du transistor.

Dans [61], Khan et al. optimisent la même fonction en substituant les circuits CORDIC par un diviseur et d’autres opérateurs. Pour le calcul des coefficients de rotation, les opérations complexes sont approximées en utilisant des séries de Taylor nécessitant uniquement des additionneurs, des décaleurs et des multiplieurs ; au lieu d’effectuer le calcul de la racine carrée et des divisions. Les résultats de synthèse indiquent une fréquence maximale de 50 MHz, réduite en raison des faibles performances de l’opérateur diviseur inséré. Comme suggéré, si le diviseur est pipeliné en deux étages, cette fréquence est multipliée par un facteur deux, soit 100 MHz. Les performances sont comparables à celles de l’architecture développée dans [62].

En somme, ces travaux montrent que deux stratégies sont possibles quant au calcul de la pseudo-inverse (et plus généralement à l’implantation de l’algorithme V-BLAST) : l’une s’ap- puyant sur des composants CORDIC et l’autre sur des approximations de calcul et l’intégration d’un diviseur.

Dans [77], le calcul de la pseudo-inverse pour l’algorithme V-BLAST est développé en appli- quant la méthode Gauss-Jordan, et implanté dans différents circuits FPGA de la famille Virtex II de la compagnie Xilinx. L’algorithme nécessite l’opération de division qui est réalisée en effectuant dans un premier temps une inversion utilisant une table de correspondance contenant 256 valeurs codées sur 10 bits. Le dénominateur est approximé en puissance de 2, simplifiant ainsi l’inversion par des opérations de décalage. Puis, le résultat de l’inversion est multiplié par le numérateur. La division est donc implantée en utilisant une table de correspondance, des décaleurs et un multi- plieur.

L’implantation de l’algorithme VBLAST est réalisable en introduisant plusieurs approxima- tions. Néanmoins, les performances de cet algorithme sont inférieures à celles fournies par l’algo- rithme MV dont la réalisation matérielle est possible pour des réseaux d’antennes raisonnables et en introduisant plusieurs simplifications et approximations.

Décodeur basé sur le critère du MV. Dans [33], un détecteur MV avec décisions souples est développé pour la technologie HSDPA, mettant en œuvre un débit de 28,8 Mbps (sans codage de canal), dans une bande de fréquences fixée à 5 MHz. Les décisions souples [34] (transmission du logarithme du rapport de vraisemblance) sont transmises au décodeur de viterbi [8].

Dans cette étude, les différents symboles des multiples constellations simulées sont approximés en puissance de deux (cf. tableau I, page 327), pour supprimer l’opération de multiplication et simplifier en conséquence, le calcul de l’ensemble des possibilités Hx_p (avec H, la matrice canal et x_p, un vecteur de symboles possible ; cf. partie 1.3.2). De plus, la symétrie propre à certaines constellations est exploitée pour réduire le nombre de vecteurs possibles Hxp, stockés en mémoire.

Le calcul pour deux vecteurs possibles consécutifs est également simplifié puisque un seul symbole change dans le vecteur x_p. Comme noté dans la section 2.1.1, le calcul de la distance euclidienne peut être réduite de manière significative, en élevant au carré la quantité donnée par l’équation (2.5).

Ce travail montre ainsi que la difficulté d’implanter l’algorithme basé sur le critère du MV peut être contournée en intégrant de multiples simplifications et approximations. Néanmoins, l’impact de celles-ci sur les performances du système n’est pas illustré et discuté. Une étude est présentée dans [11], pour le cas du décodage sphérique, montrant un impact minime de l’approximation sur le calcul de la distance euclidienne.

Le développement de circuits dédiés (ASIC) est efficace en termes de puissance de calcul, pour une application donnée, et optimal en puissance dissipée. Cependant, ce type de circuits est figé et n’est pas réutilisable pour exécuter d’autres applications. En ce sens, une architecture ASIP23est proposée dans [91], dans laquelle certains algorithmes d’égalisation appliqués pour des systèmes MIMO-WCDMA sont intégrés. Les fonctions implantées portent sur une égalisation basée sur la

technique du gradient conjugué intégrant l’estimation du canal sans fil, le calcul de la matrice de covariance, la mise à jour des coefficients du filtre, le filtrage et le désembrouillage [22]. L’architec- ture proposée s’appuie sur un processeur TTA (Transport Triggered Architecture) qui constitue un modèle paramétrable de processeur à haut degré de parallélisme (données et instructions). Le type et le nombre d’unités fonctionnelles sont définis de manière arbitraire par le concepteur.

Synthèse

Les différents supports matériels développés pour certains algorithmes de détection multi- antennes montrent la complexité conséquente pour ces nouvelles techniques de communication. Cette complexité peut être réduite en intégrant des simplifications liées aux traitements appli- qués et des approximations sur certains calculs. Différents processeurs de nature différente (DSP, FPGA, ASIC) peuvent être utilisés suivant les caractéristiques des traitements à réaliser.

Les architectures matérielles développées dans le troisième chapitre se rapportent aux travaux cités dans cette partie sur le filtrage RCS, la synchronisation temporelle et la génération des statis- tiques sur les signaux transmis. Les architectures présentées sont génériques suivant le format des échantillons reçus et les caractéristiques du contexte de transmission. Elles peuvent être intégrées sous forme de circuit FPGA ou ASIC. Pour illustrer les performances de ces modules, le détecteur effectuant la combinaison à gain maximal est appliqué.

Comme noté dans le premier chapitre, les systèmes multi-antennes offrent de nombreux degrés de liberté quant à la définition de nouveaux algorithmes. Évaluer ceux-ci en temps et environne- ment réels nécessite de disposer d’outils et de matériel performants, propos de la section suivante portant sur la notion de prototypage rapide.