Architectures 3D NoC

Le nombre de composants (ex., processeurs, mémoires, etc.) dans la même puce augmente de façon exponentielle. Lorsque le nombre des composants est important, assurer la connexion entre les différents processeurs dans la même puce constitue un vrai défi en matière de conception et de fabrication. L'utilisation d'un NoC est une solution efficace qui résout les problèmes des moyens classiques de connexion comme le bus, le crossbar et le point à point. Mais, le NoC régulier coûte cher en termes de surface et d'énergie, c'est pourquoi la conception d'une architecture optimale représente un enjeu majeur. En plus, avec la réduction de la taille des transistors, le temps de propagation dans les liens dépasse celui des portes logiques. En effet, il est indispensable de trouver de nouvelles techniques qui permettent de continuer le développement des circuits du semi-conducteur. La conception 3D des circuits intégrés (cf. figure 5.2) est une solution alternative prometteuse qui peut augmenter la densité de transistor pour une application complexe, réduire la longueur des liens, réduire la surface de la puce et qui permet d'utiliser des technologies différentes dans la même architecture, ce qui permet d’augmenter les performances du SoC.

147 | P a g e Figure 5.2: Une architecture 3D NoC

Beaucoup de problèmes de conception et d'architecture des 2D NoCs ont été étudiés au cours des dernières années, tels que la conception de flux, l'évaluation de l’implémentation et l'exploration de l’espace de conception [241] [292] [293] [294]. Cependant, l’évaluation architecturale du 3D NoC est limitée, car la technologie est encore en cours de recherche. Par exemple, les auteurs de [295] ont présenté une évaluation des performances d’un 3D NoC pour des données parallèles de l’expérimentation de la conception H.264, en utilisant un simulateur à cycle précis. Les résultats montrent une amélioration d'environ 34% par rapport à l'architecture 2D. Par ailleurs, les auteurs de [296] ont proposé une conception d’un routeur 3D NoC asynchrone basé sur la méthode de la sérialisation. Les résultats d’évaluation montent que le 3D NoC offre une meilleure vitesse de transfert de paquets inter-composants. D’autres travaux d’évaluation des performances de l'architecture 3D ont été réalisés en utilisant la simulation [297] [298] [299] [300] [301]. Plusieurs architectures 3D ont été conçues et fabriqués auparavant. Par exemple, T. Zhang et al. ont développé une architecture 3D SoC pour une application H.264 en utilisant la technologie de Tezzaron [300]. Healy et al. ont fabriqué une architecture multiprocesseur composée de 64 cœurs avec une mémoire d'instructions en une seule couche et un total de 256 Ko de mémoire SRAM dans une autre couche. Une architecture à base de tampons est utilisée pour la communication inter-processeurs [301]. Mais, il existe toujours un besoin de conception et d’implémentation d’une architecture 3D sur FPGA pour mesurer avec précision la performance ainsi que de valider les résultats de simulation.

Vu le manque de conception et d'implémentations des architectures à base de 3D NoC, nous allons étudier de nouvelle méthodologies de conception de ces architectures. Nous considérons que la validation d'un NoC par émulation/simulation nous permet de garantir la bonne fonctionnalité de notre architecture lors de l'implémentation en 3D. Toutefois, plusieurs défis tels que le test des architectures 3D, le placement des connexions verticales, la dissipation de la chaleur et le problème de partitionnement doivent être surmontés avant que la technologie 3D peut être mis en œuvre dans les appareils grand public. Dans ce cadre, nous allons étudier de nouvelles méthodologies pour concevoir une puce multiprocesseur 3D avec une architecture 3D NoC sur p niveaux et de mesurer les performances lors de l'exécution des applications, principalement, pour évaluer la communication NoC dans l'architecture 3D.

148 | P a g e

VIII.1.

Journaux internationaux avec comité de lecture

[1] A. Chariete, M. Bakhouya, J. Gaber, M. Wack, «Towards a Design Space

Exploration Methodology for System-On-Chip,» Journal Cybernetics & Information Technologies (CIT) (index SCOPUS). Vol. 14, n° 1, Bulgarian Academy of Sciences, Sofia, 2014.

[2] A. Chariete, M. Bakhouya, J. Gaber, M. Wack, E. Coatanea, S. Niar, «A

methodology for customizing on-chip interconnect architectures,» Accepted with major change (in revision) in journal Concurrency and Computation: Practice & Experience (index JCR), 2013.

Soumis :

[3] M. Bakhouya, A. Chariete, J. Gaber, M. Wack, «A System Dynamics Approach for Congestion Avoidance in Network-on-Chip,» Submitted to the Journal of Systems Architecture (JSA), 2013.

[4] A. Chariete, M. Bakhouya, W. Ait-Cheik-Bihi, J. Gaber, R. Kouta, A. Nait-Sidi-

Moh, M.Wack, «Data Analysis and User Accepatnce Study of Emergency Calls,» Submitted to the journal IEEE Communications Magazine, 2013.

VIII.2. Conférences internationales avec comité de lecture

[5] A. Chariete, M. Bakhouya, J. Gaber, M. Wack, «Towards a Design Space

Exploration Methodology for System On-Chip,» Automatics and Informatics scientifics conference, Bulgaria, 2013.

[6] A. Chariete, O. Baala, A. Caminada, «The impact of ground-surfaces on the mobile

traffic for LTE cellular networks deployment,» International conference Wireless Days (WD), 2013 IFIP, Valencia -Spain, p. 1 – 3, 2013.

[7] A. Chariete, M. Bakhouya, J. Gaber, M. Wack, «FracNoC: a Fractal On-Chip

Interconnect Architecture For System-on-Chip,» High Performance Computing and Simulation (HPCS), 2013 International Conference on, Helsinki – Finland, p. 213 – 216, 2013.

[8] A. Chariete, M. Bakhouya, J. Gaber, M. Wack, «Towards a Design Space

Exploration Methodology for Application-Specific NoC,» High Performance Computing and Simulation (HPCS), 2013 International Conference on, Helsinki – Finland, p. 224 – 228, 2013.

[9] A. Chariete, M. Bakhouya, J. Gaber, M. Wack, «An approach for customizing on-

chip interconnect architectures in SoC design,» High Performance Computing and Simulation (HPCS), 2013 International Conference on, Madrid – Spain, p. 288 – 294, 2012.

[10] M. Bakhouya, A. Chariete, J. Gaber, M. Wack, S. Niar, E. Coatanea, «Performance evaluation of a flow control algorithm for network-on-chip,» High Performance Computing and Simulation (HPCS), 2013 International Conference on, Madrid – Spain, p. 281 – 287, 2012.