COURS 6 : Le NUMERiQUE « MULTI-ECHELLE »

(1)

69 Elec / ETI 2S H. Benisty ESO1/2014

 Un exemple : le D D S : Direct Digital Synthesizer

Phase

TD : analogie avec la génération de segment

 Les architectures intermédiaires : les FPGA

Field-programmable Gate Array

les « LUT » (Look-up-Table)

 Retour(s) sur la loi de Moore

Principe physique de base derrière la loi de Moore

« More than Moore »

Brève histoire « de la diode au cloud »

 Et l’optique là-dedans ?

Stockage, communication

Architecture, câblage, routage : du km au mm.

La photonique silicium

COURS 6 : Le NUMERiQUE « MULTI-ECHELLE »

EXEMPLE DE CONVERSION CNA AVANCEE : les « DDS » DIRECT DIGITAL SYNTHESIZER

●Les GBF de nos paillaisses :

fréquence « quelconque »,

forme « lisse », Où a disparu le CNA ?

?

Suffisamment de bits (10...16) pour le CNA qui suit

●On ne calcule pas « sin » ou « cos » à chaque point...

Les « DDS » : une « LUT » : Look-up Table

●On a une grandeur « phase_pour_CNA » sur N bits (N~14) qui est fournie à une table de conversion digitale, de la fonction cos(φ)

C’est une mémoire de 2^Nmots (mots de 14 ou 16 bits en pratique) Ce qui est mémorisé

... ...

T_CNA T_CNA

DIRECT DIGITALSYNTHESIZER

LA PRECISION DU CHOIX DE FREQUENCE

... ...

●On veut pouvoir choisir le 6ème chiffre de la fréquence!

Soit un décalage de 2π/1000 au bout de 1000 oscillations !

(et 2π/1000 ~ pas de la « LUT » différence tangible)

●Fabriquer une phase « ω t » (≡ ωnT ≡ ωkT_CNA) ...

dont l’incrément ωT_CNA soit codé à 10^-6près

qui soit accumulée dans un compteur Mbits assez grand pour ne « boucler » qu’au bout de 1000 incréments

1 2 3 1001 1002 1003

1002,000## Hz

1002,001## Hz

T T

(2)

L’ACCUMULATEUR DE PHASE

●Equivalent de l’angle φde (construction Fresnel), résolution +++ (48 bits),

choix fin de l’incrément angulaire,

fréquence précise sur grand nb de tours

« Phase wheel »

RESULTAT TRES PRECIS (les GBF des TPs !)

●choix de frequence à 10^-10prèsou mieux qqs micro-Hz à 1 MHz !

●Notion de pureté spectrale du signal (utile ... radar, lidar, laser,...)

(Wiener Khintchine : DSP TF de fct de corrélation )

●En TD : même problématique pour la génération vectorielle

de graphique video

(choix fin de la pente d’un segment)

●la précision absolue (~10^-6) dépend de la dérive du quartz

 Un exemple : le D D S : Direct Digital Synthesizer

Phase

 Les architectures intermédiaires : les FPGA

COURS 6 : Le NUMERiQUE « MULTI-ECHELLE »

Les architectures intermédiaires : les FPGA

CIRCUIT LOGIQUE COMBINATOIRE + SEQUENTIEL

●Design complexité

●Situation fréquente :

Complexité entre portes élémentaires et microprocesseur (sujet déjà vu pour le VHDL et les « ASIC »)

●Besoin de limiter le temps de mise au point

●Utilité d’avoir des blocs fonctionnels (déjà vu en VHDL)

Logique programmable

(3)

Histoire

●Postérieur au µprocesseur ( cf. les dates 1971: ‘4004’...1975 : Apple II)

●1982 : « théorie des circuits programmable», 1983 Altera, fondés par des anciens de Fairchild

●Contexte LSI (Large Scale Integration)

VLSI (Very Large Scale Integration)

Ces progrès permettent le surcoût (cm² Si) d’un circuit configurable

Couche de configuration

Couches de logique, d’E/S,...

on configure de grandes « matrices » ...

Technologies

●Il y a longtemps : fusibles, diodes qu’on grille

●Temps modernes :

mémorisation statique (registres ordinaires) mais tension nécessaire

Mémorisation permanente type « mémoire Flash » (/EPROM –EEPROM)

●Il y a un peu moins longtemps :

fusibles et « anti-fusibles » (griller la grille conduction)

Programmation de la combinatoire (1/2)

●Circuits programmables « de base »

agissant sur DCBA et/ou leut complémentaire

●Circuits d’E/S combinatoires

Programmation de la combinatoire (2/2)

Sortie « Tri-state » (3 états) rebouclée vers la matrice

●Une sortie peut servir de variable intermédiaire

● Si « high-Z », elle peut servir d’Entrée matrice programmable

(4)

Programmation du séquentiel

●Sans rentrer dans les détails : - on rajoute une bascule D

- mais on se réserve de l’utiliser (mode registre) ...ou pas (mode combinatoire).

les FPGA (les vrais) : Field Programmable Gate Arrays

●Architecture plus riche, au-delà des « matrices » / LUT

●Notion de « bloc logique » ●Matrice de routage reprogammable

les FPGA : performances

●milliers de blocs logiques (CLB ou GLB), centaines d’IO, Moctets de configuration !

http://www.xilinx.com/

les FPGA : Ball Grid Array pour la connectique

(5)

les FPGA : applications 2014 (Spartan 6)

ASIC vs. PLD ( ~FPGA)

Dans les deux cas : VHDL ou équivalent

Phase

 Retour(s) sur la loi de Moore

●De 60 transistors/puce en 1966…



à 60000 en 1975



Doublement tous les ans

●1 000 000 000/puce en 2000

 doublement tous les 18 mois

64 16 8

8192 1024 (= 1K)

La « loi » de Moore (Gordon Moore, 1965)

(6)

10

¹⁰

Transistors par puce

Après 2005, il y a « des » lois de Moore

Bénéfice

de la miniaturisation (×1/)

•Dimensions ×1/

• transitors/cm² ×^

• E =constant × 1

• Tension ×1/

• Vitesse ×1/

• performance de calcul/cm² ×^

• Watt/transistor ×1/^

• Watt/cm² ×1

• Résistance ligne cm^-1 ×^

t e-

Mais !!!!

Délai de propagation augmente

Le principe physique de la loi d’échelle

t

A partir de ~90 nm : Découplage entre taille transistor et « node » Les « nodes » de la fabrication microélectronique

16n m

2.75 nm

16n m

2.75 nm

Grilles de FET plus étroites / fines

Voir les articles sur le site de l’IEEE

....en 2013/2014 les « finFET »

(7)

Depuis 2005, les Pentium plafonnent à ~3 GHz

● Augmentation du nombre de coeurs,

● gros efforts d’architecture

● La raison de f < f

_max

~3 GHz est électromagnétique !

« Δp=1/4 »

λ/4 ~ 25 mm ~ 2 × (taille puce) pour synchroniser le système !

(ligne RC... propagation à c/n~100 000 à 200 000 km/s en réalité... impédance...)

●  ? architectures asynchrones avec « handshake »

Les stratèges souhaitent un "more-than-Moore"

●Forum comme l’ITRS  « white papers »

●Energie

●Interaction

●« Multi-modalité »

De la diode au "cloud" (1/2)

10¹⁰ 10⁸

10⁶ 10⁴

10²

# personnel

Tubes Von Neumann

ENIAC Cybernétique

IBM Mainframes

De la diode au "cloud" (2/2)

10¹⁰ 10⁸

10⁶ 10⁴

10²

# personnel

Tubes Von Neumann

ENIAC Cybernétique

IBM Mainframes

Cloud Smartphone

(8)

De la diode au "cloud" ?

 Envahissement du numérique

 redéfinit le lien individu-société

 « crise » à toute irruption d’un outil de partage de culture (Socrate : langue & logique

Gutenberg : imprimerie

Zuckerberg ? : Big Brother FaceBook... ?)

Phase

 Et l’optique là-dedans ?

 Stockage, communication

 Architecture, câblage, routage : du km au mm.

 La photonique silicium

Et l’optique là-dedans ?

●Stockage, communication

●Stockages :

• « SSD » (Silicium) (10-100 GBytes)

• Magnétique (HardDisk) (>1 TBytes)(*)

• Optique (DVD & BluRay) (25...128 GB) (bas-coûtmoulage)

(*) avec de la nano-optique dans le cas du « heat-Assisted Magnetic recording »)

●Communication

Fibres

• Courte portée (850 nm & 960 nm) , VCSEL

• Longue portée (1550 nm)

• Débits de 100 Mo/s à 100x40 Go/s

Déplacement de la frontière Cu/photons

IBM/Intel

Du km au mm ?

(9)

Progrès de l’optique hors télécom ? Dans le Cloud

Passé inaperçu (même à IOGS) : Active Optical Cable (Luxtera, Zarlink)

photons

chip Rx-Tx

~100×USB (10 G/s)

#nanophotonique inside

●Réseaux

●Guides

●Anneaux

●(~ Fabry-Perot)

●l’électronique

sur le même chip en silicium

●Modulateurs et PhDiodes dedans lasers, de tout en somme ...

#microphotonique outside

(10)

COURS 6 : Le NUMERiQUE « MULTI-ECHELLE »

COURS 6 : Le NUMERiQUE « MULTI-ECHELLE »

EXEMPLE DE CONVERSION CNA AVANCEE : les « DDS » DIRECT DIGITAL SYNTHESIZER

Les « DDS » : une « LUT » : Look-up Table

... ...

LA PRECISION DU CHOIX DE FREQUENCE

... ...

L’ACCUMULATEUR DE PHASE

RESULTAT TRES PRECIS (les GBF des TPs !)

Les architectures intermédiaires : les FPGA

Histoire

Technologies

Programmation de la combinatoire (1/2)

Programmation de la combinatoire (2/2)

Programmation du séquentiel

les FPGA (les vrais) : Field Programmable Gate Arrays

les FPGA : performances

les FPGA : Ball Grid Array pour la connectique

les FPGA : applications 2014 (Spartan 6)

ASIC vs. PLD ( ~FPGA)

Dans les deux cas : VHDL ou équivalent

●De 60 transistors/puce en 1966…

à 60000 en 1975

Doublement tous les ans

●1 000 000 000/puce en 2000

 doublement tous les 18 mois

La « loi » de Moore (Gordon Moore, 1965)

10

Transistors par puce

Après 2005, il y a « des » lois de Moore

Le principe physique de la loi d’échelle

16n m

16n m

Grilles de FET plus étroites / fines

Voir les articles sur le site de l’IEEE

....en 2013/2014 les « finFET »

Depuis 2005, les Pentium plafonnent à ~3 GHz

● Augmentation du nombre de coeurs,

● gros efforts d’architecture

● La raison de f < f

~3 GHz est électromagnétique !

« Δp=1/4 »

λ/4 ~ 25 mm ~ 2 × (taille puce) pour synchroniser le système !

●  ? architectures asynchrones avec « handshake »

Les stratèges souhaitent un "more-than-Moore"

De la diode au "cloud" (1/2)

De la diode au "cloud" (2/2)

Cloud Smartphone

De la diode au "cloud" ?

 Envahissement du numérique

 redéfinit le lien individu-société

 « crise » à toute irruption d’un outil de partage de culture (Socrate : langue & logique

Gutenberg : imprimerie

Zuckerberg ? : Big Brother FaceBook... ?)

Et l’optique là-dedans ?

Déplacement de la frontière Cu/photons

Du km au mm ?

Progrès de l’optique hors télécom ? Dans le Cloud

Passé inaperçu (même à IOGS) : Active Optical Cable (Luxtera, Zarlink)

photons

chip Rx-Tx

chip Rx-Tx

~100×USB (10 G/s)

#nanophotonique inside

#microphotonique outside

Conclusions

● Tout est numérique ? Vertige digital

● « Internet of Things », « Parlement des Objets » (cf. secteurs SHS d’autres GE)

Tout objet porteur de numérique est aussi porteur du

« risque de copie » ! (souhaité ou non)

● @ IOGS : capteurs, images, sources quantiques

traitements optiques de signaux