Adéquation Algorithme Architecture pour la conception de systèmes numériques
Groupe Conception, Equipe CSN
Supports: Bertrand LE GAL ( bertrand.legal@ims-bordeaux.fr)
Laboratoire IMS- UMR CNRS 5218 Institut Polytechnique de Bordeaux
Université de Bordeaux 1 France
16 Janvier 2014
31.05.2010
L"Université de Bordeaux publie une étude comparative des initiatives campus verts menées à l"échelon international, qui représente une source précieuse d"informations et de réflexions pour l"élaboration de son nouveau modèle d"Université dans le cadre de l"Opération campus. Elle fait le choix de diffuser en accès libre cette étude, le développement durable étant l"affaire de tous et pour l"intérêt de tous.
L*Université de Bordeaux s*est engagée à bâtir un nouveau modèle d*Université, et parallèlement à de- venir leader en matière de développement durable. C*est en ce sens que début 2009, elle a répondu favorablement, conjointement avec l*Université Bordeaux 1 Sciences Technologies, à la proposition d*Ecocampus-Nobatek et d*EDF : réaliser un retour d*expériences et des analyses sur des projets campus verts en France, Europe et Amérique du Nord.
L*objectif de cette étude (cf. page suivante) a été d*observer et de capturer les bonnes pratiques et ac- tions exemplaires relatives aux grands piliers du développement durable : domaines économiques, so- ciaux, environnementaux et organisationnels. L*Université de Bordeaux va s*y référer pour mettre en Wuvre une gouvernance et une stratégie à long terme au service d*un campus plus vivable et plus équi- table pour l*ensemble de la communauté universitaire.
Avec le Grenelle de l*environnement comme repère à atteindre puis à dépasser, l*Université de Bor- deaux entend constituer un site pilote à travers une démarche de développement durable globale par : - l*intégration permanente des dimensions humaines dans le projet immobilier et l*aménagement (acces- sibilité, santé, lisibilité, confort, cadre de vie) ;
- une transformation énergétique radicale des bâtiments dans le cadre de leur rénovation en démarche HQE® et un schéma directeur énergétique pour une réduction maximale des gaz à effet de serre ; - la mise en valeur et la sanctuarisation d*un parc sur le site universitaire de Talence-Pessac- Gradignan, véritable poumon vert à l*échelle de l*agglomération, atout exceptionnel pour la qualité de vie des usagers et le développement de la biodiversité en milieu urbain ;
- un plan de déplacement sur l*ensemble des domaines du campus universitaire, afin de réduire l*usage individuel de la voiture et son impact en s*appuyant sur des réseaux de transports en commun perfor- mants et le développement des modes alternatifs ;
- une ouverture concertée sur la ville, visant à favoriser le développement économique des territoires, celui de la vie de campus et à créer une mixité sociale et fonctionnelle ;
- et enfin, condition sine qua non de réussite, la mise en place d*un processus d*information et de concer- tation auprès de tous les membres et acteurs de l*Université, pour une compréhension partagée des en- jeux et un apprentissage des comportements responsables.
Aussi, l*Université de Bordeaux entend-elle élaborer un agenda 21 et faire de son campus un site d*expérimentation permettant de développer des approches innovantes à partir des compétences des laboratoires.
L*étude « Initiatives campus verts » est téléchargeable sur le site www.univ-bordeaux.fr
Contacts presse Université de Bordeaux
Anne SEYRAFIAN . Norbert LOUSTAUNAU . T 33 (0)5 56 33 80 84 . communication@univ-bordeaux.fr Contact Nobatek-Ecocampus
Julie CREPIN, chef de projet . T 33 (0)5 56 84 63 72 . jcrepin@nobatek.com
L*Université de Bordeaux
Vers un nouveau modèle d"Université DURABLE
Domaines de compétence
๏ Thème de recherche « Adéquation Algorithme Architecture »
➡ Depuis l’algorithme (Matlab), jusqu’à son implantation…
‣ Evaluation des performances,
‣ Transformations (virgule fixe, parallèlisation),
‣ Modélisation et estimation des performances matérielles (SystemC).
๏ Programmation logicielle sous contrainte de performances,
➡ Processeurs multicore (x86, ARM),
➡ Processeurs manycore (GPU).
๏ Conception d’architectures matérielles sous contrainte de performances
➡ Architecture matérielles VHDL-RTL (ASIC/FPGA),
➡ Architecture conjointes (VHDL + coeurs de processeurs),
➡ Architecture de processeur « custom ».
Exemples de réalisation (1)
๏ Domaine
➡ Communications numériques (codes correcteurs d’erreurs),
๏ Application,
➡ Codes LDPC / Codes Polaires,
๏ Travail
➡ Implantation logicielle optimisée (CPU&GPU),
‣ Virgule fixes, transformation algorithmique.
๏ Résultats
➡ Débits > 1Gb/s (10x la état de l’art).
Exemple de SoC
Tech. 32 nm, dimension 9,7 mm x 9,97 mm
Exemples de réalisation (2)
๏ Domaine
➡ Communications numériques (codes correcteurs d’erreurs),
๏ Application
➡ Codes LDPC / Codes Polaires,
๏ Travail
➡ Conception d’une architecture matérielle (VHDL RTL),
‣ Réduction de la complexité,
‣ Réduction de la consommation d’énergie
๏ Résultats
➡ Architecture générique (paramètrable avant synthèse) et flexible (programmable une fois sur FPGA),
➡ Outil permettant de générer une
architecture sous contrainte (spec) en moins de 2mn.
Exploration de l’espace des solutions (performance/coûts)
[Automatisation] permet la comparaison de N solutions en quelques minutes...
- Débit du système#
- Fréquence mini de fx#
- Coût silicium#
- Efficacité des PU
Equipe CSN - Workshop du Groupe Conception
B. Le Gal 22 Novembre 2013
Prototype développé pour la validation des performances
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performance when compared to fixed-point simulation. The ob- served BER performance fulfills the WiMAX standard require- ments. Measured BER performance obtained by our experimen- tal setup for 9 code rates of the DVB-T2 standards are plotted in Fig. 5. The error floor produced by the code rate2/5can only be solved by implementing a more robust simplified version of the BP algorithm. Fortunately, all other results are compliant with the DVB-T2 standard requirements.
Fig. 6: BER performance for WiMAX LDPC codes
6. CONCLUSION
In this paper, an LDPC decoder architecture based on a pu- blicly available Plasma CPU associated with a homogeneous SIMD matrix of processing units has been detailed. The ASIP architecture model but also a design flow to generate and ma- nage LDPC decoders, have been successively presented. Imple- mentation results and BER performance measured demonstrate the potential of an ASIP approach based on an existing softcore processor. Indeed, the proposed architecture can be easily and rapidly programmed to process any LDPC code. Note that our design approach also enables to implement an LDPC decoder that supports all the LDPC codes of one or more digital com- munication standards.
7. REFERENCES
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“Architecture and finite precision optimization for layered LDPC decoders,”Journal of Signal Processing Systems, vol. 65, pp. 185–197, 2011. [Online]. Available : http ://dx.doi.org/10.1007/s11265-011-0604-z
Différentes configurations du processeur
ont été validées fonctionnellement sur FPGA GPU-like on-chip system for decoding LDPC codes. # ACM Transactions on Embedded Computing Systems (2013)
Démonstrateur fonctionnel sur FPGA
Outil de génération, programmation & de
configuration de l’architecture matérielle
Exemples de réalisation (3)
๏ Projet ANR ArdMahn
๏ Domaine
➡ Traitement video en temps réel
๏ Application
➡ Transcodage,
๏ Travail
➡ Conception d’une architecture conjointe (VHDL + C + drivers),
‣ Accélérateurs sur FPGA,
‣ Codes logiciels sur CPUs,
‣ Gestion de la reconf. partielle.
๏ Résultats
➡ Système temps réel permettant de transcoder plusieurs flux vidéo en //
Système conjoint
- CPU x86 + Microblaze - Architecture VHDL - Reconfiguration
dynamique partielle
Equipe CSN - Présentation PSA OpenLab
B. Le Gal 7 Février 2013
Prototype développé pour la validation des performances
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๏ Validation sur carte @80MHz"
๏ 4 protocoles ont été étudiés,"
➡ HTTP (web)"
➡ SMTP (mail)"
➡ SIP (voie sur IP)"
➡ RTSP (streaming)"
๏ Trames réelles issues d’une capture réseau.
Exemples de réalisation (4)
๏ Domaine
➡ Réseau (niveau applicatif)
๏ Application
➡ Analyse protocolaire,
๏ Travail
➡ Accélération des traitements liés à l’analyse protocolaire,
➡ Conception d’une architecture conjointe SoPC/SoC (Processeur SPARC modifié + accélérateurs VHDL + C + drivers + middleware),
➡ Conception d’outil de génération automatique de l’architecture SoC depuis les spécif. du protocole,
๏ Résultats
➡ Accélération d’un facteur 4 du temps d’execution de la tache traitée.
➡ Prototype fonctionnel + flot automatisé + reconfiguration dynamique partielle.
Application(s)
Thread 1 Thread 2 Thread 3 Middleware
(Hardware Abstraction Layer) Hardware
driver (P1) Hardware
driver (P2) Hardware driver (P3)
General Purpose Processor
Coprocessor
unit (P1) Coprocessor
unit (P2) Coprocessor unit (P3)
