TSVP
Examen MEA 3
èmeAnnée Systèmes Logiques Mars 2015
Documents autorisés: une feuille de notes format A4
Problème 1 :
Concevoir un système logique permettant d’obtenir le complément à 2 de nombres de 4 bits arrivant en série sur une entrée E (poids faible en tête). Les nombres complémentés (à 2) ressortent en série sur une sortie S (toujours poids faible en tête). Le système est synchronisé par une horloge H.
On se limitera à donner :
- Le graphe d’état du système - La table d’états
- La table d’états réduite Problème 2 :
Un système synchrone cadencé par une horloge H de fréquence 1Mhz doit générer 2 signaux cycliques nommés CONV et SCLK. Le chronogramme décrivant un cycle de ces 2 signaux est représenté sur la figure suivante :
Le signal CONV doit être à 1 au début du cycle et repasser à 0 après 1us.
Le signal SCLK est un train de 16 impulsions de période égale à celle de l’horloge H, devant démarrer 10us après que le signal CONV soit repassé à 0.
Après la fin du train d’impulsion sur le signal SCLK, un temps de 5us doit s’écouler jusqu’à la fin du cycle.
Réaliser ce système en utilisant des bascules D fonctionnant sur front descendant de l’horloge. Si un compteur doit être utilisé pour réaliser ce dispositif, on ne demande pas de décrire la structure interne de ce compteur.
Problème 3 :
a : Soit un système séquentiel asynchrone disposant de deux entrées E1 et E2 et d’une sortie S répondant au cahier des charges suivant :
• E1 et E2 ne peuvent pas commuter simultanément.
• Lorsque E2 passe de 1 à 0, si E1 = 1, alors la sortie S prend la valeur inverse de celle qu’elle avait avant la commutation de E2.
• Dans tous les autre cas, la sortie S reste inchangée.
Etablir le graphe d’états de ce système
1us
Cycle
5us 10us 16us
CONV SCLK
TSVP
b : Soit un système fonctionnant sur le même principe que celui décrit en a) mais disposant d’un signal d’entrée supplémentaire RAZ permettant la remise à zéro instantanée de la sortie
• RAZ = 0 => Fonctionnement identique au précédent
• RAZ = 1 => S=0
Etablir : - Le graphe d’état de ce système, - La table d’état primitive,
- La table d’état réduite (après réduction et fusion des états).
Problème 4 :
Soit la table des phases réduite d’un système séquentiel asynchrone présentée sur la figure 1.
- Déterminer un codage permettant d’éviter tout aléas de fonctionnement.
- Coder la table des phases réduite.
Etats Etats Suivants
00 01 11 10 (e1,e2)
a (1,2,3) 1 2 8 3
b(4,5,6) 1 4 6 5 Figure 1 c(7,8) 7 2 8 5
