ENSSAT EII2 Projet en conception de circuits intégrés dédiés

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ENSSAT EII2

Projet en conception de circuits intégrés dédiés

Conception et réalisation d'une chaîne de communication numérique CDMA

Conception sur ASIC en technologie ST 0.13um Prototypage sur FPGA Altera Stratix

1. Prise en main des outils Synopsys et ModelSim

Le tutorial sur l'utilisation de Synopsys vous permettra de prendre en main les outils de synthèse logique à partir du langage VHDL (design_vision, dc_shell) et de simulation VHDL (vsim, vcom, vmap, vlib). Le texte du tutorial contient des questions sur la synthèse logique de composants basiques. Il est recommandé de les faire sérieusement comme application directe du cours.

2. Etude du cahier des charges pour la réalisation de l'ASIC

La vue extérieure du circuit est donnée ci dessous. On dispose d'une horloge rapide à 80Mhz clk et d'un reset général asynchrone actif au niveau bas rstb.

Le signal binaire data(n) arrive par un port d’entrée. Les signaux d’émission et de réception sont sortis sur les convertisseurs afin d’être visualisés. Les différentes fréquences d’échantillonnage sont gérées par le circuit et fournies au AD/DA par les broches ADclk, NADclk (NOT ADclk) et DAclk.

Le cahier des charges fourni sera tout d'abord analysé puis découpé en blocs fonctionnels suivant un modèle synchrone, une partie de ce travail étant faite en TD. Plusieurs équipes par groupe devront se coordonner pour la réalisation du circuit en se partageant le travail : modulation/étalement, suréchantillonnage/filtrage FIR d’émission, unité de traitement du FIR de réception, unité de contrôle du FIR de réception, unité mémoire (ROM/RAM) du FIR de réception, corrélateur/démodulateur, unité de contrôle globale, interfaces de communication. Cette découpe n’est pas imposée. Les fichiers testbench de simulation VHDL des composants et de simulation du circuit peuvent également être réalisés par une ou plusieurs personnes de l’équipe. On étudiera tout particulièrement les problèmes de synchronisation entre blocs (base de temps) ainsi que la gestion du codage des données dans les différentes unités de calcul. La détermination de la fréquence de fonctionnement (clk) maximale et de la fréquence

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d’échantillonnage (ADclk) maximale du circuit en fonction des paramètres est indispensable dans le rapport de projet.

Ce projet est l’occasion d’apprendre à travailler en équipe. Pour qu’une équipe fonctionne, il faut optimiser l’efficacité de chacun, et faire en sorte que tout le monde participe à la conception et à la validation. Nommer un chef d’équipe peut aider à un bon avancement. A vous de vous organiser au mieux !

3. Synthèse des blocs fonctionnels

Chaque bloc devra être synthétisé, simulé pour être validé. Une simulation RTL du circuit sera effectuée ainsi qu’une simulation au niveau portes. Pour cela, divers fichiers de simulation émulant le comportement de la mémoire ou des entrées/sorties vous seront fournis. Chaque personne (ou binôme) devra faire une simulation du circuit complet en utilisant les blocs conçus par les autres.

Lors des deux dernières séances, le portage du circuit sur FPGA Altera sera réalisé. Il sera donc possible de vérifier le fonctionnement du circuit en mode réel sur une carte contenant un FPGA et des convertisseurs.

4. Evaluation du projet

Ce projet fait l'objet d'une évaluation résultant d’une note pratique sur la réalisation du projet intervenant dans la moyenne de l’UC concernée. L'évaluation du projet se fera selon les deux critères suivants.

• Un rapport du travail réalisé respectant les règles de spécifications vues en cours et respectant le plan suivant :

 Introduction rapide, solution retenue (différences éventuelles avec la solution proposée), point d'avancement, problèmes rencontrés.

 Réponses aux questions sur les études à réaliser (section 5).

 Conception et analyse du circuit et des blocs du circuit. Chaque bloc doit être expliqué, conçu et simulé (niveaux RT et gate) pour valider son fonctionnement. Cette validation est importante car dans un tel circuit il est difficilement envisageable de valider l’ensemble du circuit au niveau porte. Les performances temporelles de chaque bloc et de votre circuit (fréquence maximale) ainsi qu’une estimation de la surface sont indispensables.

 Annexes du rapport, fournir tous les fichiers nécessaires à l'archivage du circuit.

Vous indiquerez clairement le travail de chaque personne au sein de l’équipe dans le rapport.

• Une évaluation individuelle du comportement pendant les heures de projet.

Les points qui seront pris en compte pour la notation du projet sont approximativement les suivants :

• Attitude en projet : 4 pts ;

• Rapport, description du projet, présentation du travail : 5 pts ;

• Spécifications VHDL cohérentes : 4 pts ;

• Réponses aux questions posées : 2 pts ;

• Simulations et validations : 3 pts ;

• Surfaces, timing, netlist : 2 pts ; 5. Etudes à réaliser

• Une étude précise du synoptique global du circuit devra être faite. Chaque bloc doit être spécifié par ses entrées-sorties et son fonctionnement afin de pouvoir travailler en équipe, de manière autonome, en minimisant le nombre de modifications.

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• Une solution au problème du codage des nombres en virgule fixe devra être proposée. Les problèmes liés au débordement devront être traités.

• La fréquence maximale d’horloge devra être donnée pour chaque bloc synchrone, puis pour le circuit global.

• Les mémoires RAM ou ROM peuvent être spécifiées de plusieurs façons en VHDL.

Une étude précise de leur structure et de la surface de silicium occupée par celles-ci devra être faite.

• La spécification doit rester générique afin de pouvoir être synthétisée quelque soit N.

• Quelle est la fréquence d’échantillonnage maximale que l’on peut atteindre sur la carte FPGA Altera Stratix ?

• Quelles solutions proposez vous pour accélérer les calculs et améliorer la fréquence d’échantillonnage, voire atteindre la fréquence maximale des convertisseurs ?

7. Planification du projet Séance

1

Séance 2

Séance 3

Séance 4

Séance 5

Séance 6

Séance 7

Séance 8 Tâche

1 Tutorial Synopsys

Tâche 2

Définition système et interface, Répartition des

tâches

Tâche 3

Codage, simulations,

synthèse

Tâche 4

Simulation et

synthèse globale Tâche

5 Placement routage

Tableau 1 : Planification du projet Commentaires sur le planning :

• Les tâches 1 et 2 sont très importantes, elles conditionnent le bon déroulement de l'ensemble du projet. Elles seront réalisées par l'équipe au complet.

• La tâche 3 verra chaque binôme de l'équipe travailler sur sa partie. Les deux premières séances sont dédiées à la spécification en VHDL synthétisable de votre bloc ainsi qu’à sa simulation. La dernière séance doit vérifier que le bloc fonctionne après synthèse, et qu’il s’interface correctement avec l’environnement.

• Enfin les tâches 4 et 5 seront précédées par une diffusion du travail de chaque personne vers l'équipe. Chaque personne (ou binôme) s'attachera ensuite à réaliser la simulation, la synthèse et le placement routage du système complet.

Le projet est conçu pour tenir dans le temps prévu. Ce planning doit absolument être respecté pour y arriver. Si vous sentez que vous prenez du retard, n’attendez pas la dernière séance pour le rattraper. Pensez qu’en équipe votre retard pénalise l’ensemble du projet.

8. Aides au projet

Ce document se trouve à l’adresse : http://r2d2.enssat.fr/enseignements/Cao/Cao.php

Vous y trouverez également : les tutoriaux des outils de CAO utilisés, les programmes du cours et les transparents, les TD et TP ainsi que quelques corrections, les fichiers d’aide à la réalisation du projet (fichiers de simulation, quelques exemples, fichiers de configuration),

Bon projet !

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Spécification détaillée de l'ASIC

"CDMA"

I Introduction

L'ASIC "CDMA" est destiné à réaliser une chaîne de communication CDMA. La description des blocs est précisée dans les transparents fournis.

La suite de ce document se concentre sur l’implantation de ce filtre sur la carte FPGA Altera DSP Development Board (figure 1, spécification en annexe). Cette carte contient principalement un FPGA Altera Stratix EP1S25, un convertisseur analogique/numérique 12 bits (AD9433 Analog Devices), un convertisseur numérique/ analogique 14 bits (DAC904 Burr-Brown/Texas Instruments) et de la mémoire SRAM externe.

Figure 1 : Altera Stratix EP1S25 DSP Development Board

II Environnement du circuit

L'ASIC "CDMA" sera implanté dans un composant FPGA Stratix EP1S25 d’Altera (figure 3). Il devra s'interfacer avec un convertisseur analogique/numérique 12 bits (AD9433 Analog Devices, spécifications en annexe) qui lui communiquera les données nécessaires aux calculs par liaison parallèle, ainsi qu’avec un convertisseur numérique/analogique 14 bits (DAC904 Burr- Brown/Texas Instruments, spécifications en annexe) à qui il communiquera les résultats du filtrage.

Le synoptique de la carte est donné figure 2.

La période d'horloge de fonctionnement sera déterminée en fonction des premiers résultats de synthèse du circuit, la contrainte de temps est liée à une fréquence d’échantillonnage et au nombre de coefficients N du filtre.

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Les fréquences d’échantillonnage sont gérées par le circuit et fournies au AD/DA par les broches ADclk, NADclk (NOT ADclk) et DAclk.

Figure 2 : Synoptique de la carte Altera Stratix EP1S25 DSP

Figure 3 : Caractéristiques du FPGA Altera Stratix EP1S25

III Organisation générale du circuit

La vue extérieure du circuit est donnée figure 4. On dispose d'une horloge rapide clk et d'un reset général asynchrone actif au niveau bas rstb.

Figure 4 : Vue extérieure du circuit CDMA

Interfaces externes

• Signal d'horloge externe : clk

• Signal de reset général asynchrone (actif bas) : rstb

• Interface parallèle de sortie vers le CNA DAC904 : dout[13 :0]=To_CNA[13 :0]

• Horloge associée au CNA : DAclk

• Interface parallèle de sortie vers le CAN AD9433 : din[11 :0]=From_CAN[11 :0]

• Horloge associée au CAN : ADclk et NADclk

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• NADclk est le signal ADclk inversé

• Différentes horloges des blocs internes : Clk_Fe, Clk_Fc, Clk_Fs, Clk_BR

• Donnée binaire à transmettre : data

• Donnée binaire reçue après codage, transmission sur le canal et décodage : demodata

• Donnée numérique codée à transmettre via le CNA : To_CNA[13 :0]

• Donnée numérique reçue après la transmission via le CAN : From_CAN[11 :0]

• Signal d’erreur : error

Principales fonctions

• Synchronisation du signal d’entrée, modulation/étalement

• Suréchantillonnage/filtrage FIR d’émission sous forme combinatoire

• Interfaces de communication parallèle avec les CAN/CNA

• Unité de traitement du FIR de réception en virgule fixe et double précision avec gestion du débordement si besoin

• Unité de contrôle dédiée au FIR de réception et spécifiée sous forme de machine d’état

• Unité mémoire du FIR de réception, mémorisation interne des coefficients (ROM) et du signal (RAM) dont il faut gérer l’évolution

• Corrélateur/démodulateur

• Unité de contrôle global

IV Fonctions réalisées

Fonctions d’entrée sortie

Le protocole de communication avec le CAN AD9433 suit le chronogramme de la figure 5. Le codage de données issues du CAN est le complément à deux.

Figure 5 : Protocole de communication avec le CAN AD9433

Le protocole de communication avec le CNA DAC904 suit le chronogramme de la figure 6. Le codage de données à envoyer au CNA est un codage non signé. Une conversion est donc à réaliser au sein de l’interface.

(7)

Figure 6 : Protocole de communication avec le CNA DAC904

(8)

2 4 6 8 10 12 14 16 0

0.2 0.4 0.6 0.8 1

Input Data (user 1)

1 2 3 4 5 6 7 8

−1

−0.5 0 0.5 1

Transmitted Data after modulation (Real Part)

1 2 3 4 5 6 7 8

−1

−0.5 0 0.5 1

Transmitted Data after modulation (Imag Part)

(9)

2 4 6 8 10 12 14 16 0

0.2 0.4 0.6 0.8

1 Input Data (user 1)

1 2 3 4 5 6 7 8

−1

−0.5 0 0.5

1 Transmitted Data after modulation (Real Part)

1 2 3 4 5 6 7 8

−1

−0.5 0 0.5

1 Transmitted Data after modulation (Imag Part)

(10)

1 2 3 4 5 6 7 8

−1

−0.5 0 0.5 1

Spreading Code (user 1)

10 20 30 40 50 60

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Real Part)

10 20 30 40 50 60

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Imag Part)

2 4 6 8 10 12 14 16

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Real Part), 2 first symbols

2 4 6 8 10 12 14 16

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Imag Part), 2 first symbols

(11)

1 2 3 4 5 6 7 8

−1

−0.5 0 0.5 1

Spreading Code (user 1)

10 20 30 40 50 60

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Real Part)

10 20 30 40 50 60

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Imag Part)

2 4 6 8 10 12 14 16

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Real Part), 2 first symbols

2 4 6 8 10 12 14 16

−1

−0.5 0 0.5 1

Transmitted Data after spreading and modulation (Imag Part), 2 first symbols

(12)

0 50 100 150 200 250 300

−1

−0.5 0 0.5

1 Transmitted Data after modulation and oversampling (Real Part)

0 50 100 150 200 250 300

−1

−0.5 0 0.5

1 Transmitted Data after modulation and oversampling (Imag Part)

0 10 20 30 40 50 60 70

−1

−0.5 0 0.5

1 Transmitted Data after modulation and oversampling (Real Part), 2 first symbols

0 10 20 30 40 50 60 70

−1

−0.5 0 0.5

1 Transmitted Data after modulation and oversampling (Imag Part), 2 first symbols

(13)

0 10 20 30 40 50 60 70

−0.1 0 0.1 0.2

0.3 Rx FIR coefficients

0 10 20 30 40 50 60 70

−0.5 0 0.5 1

1.5 Tx FIR coefficients

0 10 20 30 40 50 60 70

−10 0 10 20 30

40 Rx FIR coefficients (quantized)

0 10 20 30 40 50 60 70

−50 0 50 100

150 Tx FIR coefficients (quantized)

(14)

0 500 1000 1500 2000 2500

−2

−1 0 1

2 Transmitted Data after filtering (Real Part)

0 500 1000 1500 2000 2500

−2

−1 0 1

2 Transmitted Data after filtering (Imag Part)

0 20 40 60 80 100 120 140

−2

−1 0 1

2 Transmitted Data after filtering (Real Part), 4 first symbols

0 20 40 60 80 100 120 140

−2

−1 0 1

2 Transmitted Data after filtering (Imag Part), 4 first symbols

(15)

0 500 1000 1500 2000 2500

−3

−2

−1 0 1 2

3 Received Data (Real Part)

0 500 1000 1500 2000 2500

−3

−2

−1 0 1 2

3 Received Data (Imag Part)

0 20 40 60 80 100 120 140

−3

−2

−1 0 1 2

3 Received Data (Real Part), 4 first symbols

0 20 40 60 80 100 120 140

−3

−2

−1 0 1 2

3 Received Data (Imag Part), 4 first symbols

(16)

0 100 200 300 400 500 600

−3

−2

−1 0 1 2

3 Received Data after filtering and downsampling (Real Part)

0 100 200 300 400 500 600

−3

−2

−1 0 1 2

3 Received Data after filtering and downsampling (Imag Part)

0 5 10 15 20 25 30 35

−3

−2

−1 0 1 2

3 Received Data after filtering and downsampling (Real Part), 4 first symbols

0 5 10 15 20 25 30 35

−3

−2

−1 0 1 2

3 Received Data after filtering and downsampling (Imag Part), 4 first symbols

(17)

1 2 3 4 5 6 7 8

−10

−5 0 5

10 Received Data after despreading (Real Part)

1 2 3 4 5 6 7 8

−10

−5 0 5

10 Received Data after despreading (Imag Part)

2 4 6 8 10 12 14 16

0 0.2 0.4 0.6 0.8 1

Demodulated Data

(18)

REV. 0

Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices.

a

AD9433

One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Tel: 781/329-4700 www.analog.com

Fax: 781/326-8703 © Analog Devices, Inc., 2001

12-Bit, 105 MSPS/125 MSPS IF Sampling A/D Converter

FUNCTIONAL BLOCK DIAGRAM

V_CC

AIN AIN

ENCODE ENCODE

REF OUT

REF IN GND

V_DD

D11–D0

DFS SFDR

12 12

PIPELINE T/H ADC

ENCODE

TIMING REF

OUTPUT STAGING

AD9433 FEATURES

IF Sampling up to 350 MHz

SNR = 67.5 dB, f_IN up to Nyquist @ 105 MSPS SFDR = 83 dBc, f_IN 70 MHz @ 105 MSPS SFDR = 72 dBc, fIN 150 MHz @ 105 MSPS 2 V p-p Analog Input Range Option On-Chip Clock Duty Cycle Stabilization On-Chip Reference and Track/Hold SFDR Optimization Circuit

Excellent Linearity:

DNL = 0.25 LSB (Typ) INL = 0.5 LSB (Typ)

750 MHz Full Power Analog Bandwidth

Power Dissipation = 1.35 W Typical @ 125 MSPS Two’s Complement or Offset Binary Data Format 5.0 V Analog Supply Operation

2.5 V to 3.3 V TTL/CMOS Outputs APPLICATIONS

Cellular Infrastructure Communication Systems 3G Single and Multicarrier Receivers

IF Sampling Schemes

Wideband Carrier Frequency Systems Point to Point Radios

LMDS, Wireless Broadband MMDS Base Station Units Cable Reverse Path

Communications Test Equipment Radar and Satellite Ground Systems

GENERAL INTRODUCTION

The AD9433 is a 12-bit monolithic sampling analog-to-digital converter with an on-chip track-and-hold circuit and is designed for ease of use. The product operates up to 125 MSPS conversion rate and is optimized for outstanding dynamic performance in wideband and high IF carrier systems.

The ADC requires a 5 V analog power supply and a differential encode clock for full performance operation. No external reference or driver components are required for many applications.

The digital outputs are TTL/CMOS compatible and a separate output power supply pin supports interfacing with 3.3 V or 2.5 V logic.

A user-selectable, on-chip proprietary circuit optimizes spurious- free dynamic range (SFDR) versus signal-to-noise-and-distortion (SINAD) ratio performance for different input signal frequencies, providing as much as 83 dBc SFDR performance over the dc to 70 MHz band.

The encode clock supports either differential or single-ended input and is PECL-compatible. The output format is user- selectable for binary or two’s complement and provides an overrange (OR) signal.

Fabricated on an advanced BiCMOS process, the AD9433 is available in a thermally enhanced 52-lead plastic quad flatpack specified over the industrial temperature range (–40°C to +85°C) and is pin-compatible with the AD9432.

PRODUCT HIGHLIGHTS 1. IF Sampling

The AD9433 maintains outstanding ac performance up to input frequencies of 350 MHz. Suitable for 3G Wideband Cellular IF sampling receivers.

2. Pin-Compatibility

This ADC has the same footprint and pin layout as the AD9432, 12-Bit 80/105 MSPS ADC.

3. SFDR Performance

A user-selectable on-chip circuit optimizes SFDR performance as much at 85 dBc from dc to 70 MHz.

4. Sampling Rate

At 125 MSPS, this ADC is ideally suited for current wireless and wired broadband applications such as LMDS/MMDS and cable reverse path.

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REV. 0

AD9433

–5–

PIN FUNCTION DESCRIPTIONS

Pin Number Mnemonic Function

1, 3, 4, 9, 11, 33, 34, 35, 38, 39, 40, GND Analog Ground 43, 48, 51

2, 5, 6, 10, 36, 37, 44, 47, 52 VCC Analog Supply (5 V)

7 ENCODE Encode Clock for ADC-Complementary

8 ENCODE Encode Clock for ADC-True (ADC samples on rising edge of

ENCODE)

14 OR Out of Range Output

15–20, 25–30 D11–D0 Digital Output

13, 22, 23, 32 VDD Digital Output Power Supply (3 V)

12, 21, 24, 31 DGND Digital Output Ground

41 DFS Data Format Select. Low = Two’s Complement, High = Binary;

Floats Low

42 SFDR MODE CMOS control pin that enables (SFDR MODE = 1), a proprietary

circuit that may improve the spurious free dynamic range (SFDR) performance of the AD9433. It is useful in applications where the dynamic range of the system is limited by discrete spurious frequency content caused by nonlinearities in the ADC transfer function. SFDR MODE = 0 for normal operation; Floats Low.

45 VREFIN Reference Input for ADC (2.5 V typical)

46 VREFOUT Internal Reference Output (2.5 V typical); bypass with 0.1 µF to

Ground

49 AIN Analog Input-True

50 AIN Analog Input-Complement

PIN CONFIGURATION

52 51 50 49 48 47 46 45 4443 42 41 40

14 15 16 17 18 19 20 21 22 23 24 25 26 1

2 3 4 5 6 7 8 9 10 11

13 12

PIN 1 IDENTIFIER

TOP VIEW (Not to Scale)

39 38 37 36 35 34 33 32 31 30 29 28 27

AD9433BSQ

OR (MSB) D11 D10 D9 D8 D7 D6 DGND VDD VDD DGND D5 D4

VCC GND AIN AIN GND VCC VREFOUT VREFIN VCC GND SFDR MODE DFS GND

GND V_CC GND GND V_CC V_CC ENCODE ENCODE GND V_CC GND DGND V_DD

GND GND V_CC V_CC GND GND GND V_DD DGND D0 (LSB) D1 D2 D3

(20)

REV. 0 –7–

AD9433

SAMPLE N–1

SAMPLE N

SAMPLE N+1 SAMPLE N+8

SAMPLE N+9 SAMPLE N+10

A_IN

D11–D0

t_A

t_EH t_EL

t_PD

t_V

1/f_S

DATA N–11 DATA N–10 DATA

N–9

DATA

N–2 DATA N–1 DATA N DATA N+1

Figure 1. AD9433 Timing Diagram

EQUIVALENT CIRCUITS

VREFOUT V_CC

Figure 4. Reference Output

V_CC

AIN AIN

15k 15k

3.75k 3.75k

Figure 3. Analog Input

V_CC

VREFIN

Figure 6. Reference Input

24k 24k

8k 8k

V_CC

Figure 5. Encode Inputs

V_DD

D_X

Figure 2. Digital Output

(21)

DAC904

14-Bit, 165MSPS

DIGITAL-TO-ANALOG CONVERTER

FEATURES

●

●●

●● SINGLE +5V OR +3V OPERATION

●

● HIGH SFDR: 20MHz Output at 100MSPS: 64dBc

●

●●

●● LOW GLITCH: 3pV-s

●

● LOW POWER: 170mW at +5V

●

●●

●● INTERNAL REFERENCE:

Optional Ext. Reference Adjustable Full-Scale Range Multiplying Option

APPLICATIONS

●

● COMMUNICATION TRANSMIT CHANNELS WLL, Cellular Base Station

Digital Microwave Links Cable Modems

●

● WAVEFORM GENERATION Direct Digital Synthesis (DDS)

Arbitrary Waveform Generation (ARB)

●

● MEDICAL/ULTRASOUND

●

● HIGH-SPEED INSTRUMENTATION AND CONTROL

●

● VIDEO, DIGITAL TV

DESCRIPTION

The DAC904 is a high-speed, Digital-to-Analog Converter (DAC) offering a 14-bit resolution option within the family of high- performance converters. Featuring pin compatibility among family members, the DAC908, DAC900, and DAC902 provide a component selection option to an 8-, 10-, and 12-bit resolution, respectively. All models within this family of DACs support update rates in excess of 165MSPS with excellent dynamic performance, and are especially suited to fulfill the demands of a variety of applications.

The advanced segmentation architecture of the DAC904 is optimized to provide a high Spurious-Free Dynamic Range (SFDR) for single-tone, as well as for multi-tone signals—

essential when used for the transmit signal path of communication systems.

The DAC904 has a high impedance (200kOhm) current output with a nominal range of 20mA and an output compliance of up to 1.25V. The differential outputs allow for both a differential or single-ended analog signal interface. The close matching of the current outputs ensures superior dynamic performance in the differential configuration, which can be implemented with a transformer.

Utilizing a small geometry CMOS process, the monolithic DAC904 can be operated on a wide, single-supply range of +2.7V to +5.5V. Its low power consumption allows for use in portable and

battery-operated systems. Further optimization can be realized by lowering the output current with the adjustable full-scale option.

For noncontinuous operation of the DAC904, a power-down mode results in only 45mW of standby power.

The DAC904 comes with an integrated 1.24V bandgap reference and edge-triggered input latches, offering a complete converter solution. Both +3V and +5V CMOS logic families can be interfaced to the DAC904.

The reference structure of the DAC904 allows for additional flexibility by utilizing the on-chip reference, or applying an external reference. The full-scale output current can be adjusted over a span of 2-20mA, with one external resistor, while main- taining the specified dynamic performance.

The DAC904 is available in SO-28 and TSSOP-28 packages.

Current Sources

LSB Switches

Segmented Switches

+1.24V Ref.

Latches

14-Bit Data Input D13...D0 DAC904

FSA

BW +V_D

+V_A

AGND CLK DGND

REF_IN

INT/EXT

I_OUT I_OUT BYP

PD

DAC904

SBAS095C – MAY 2002

www.ti.com

Copyright © 2002, Texas Instruments Incorporated Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

PRODUCTION DATA information is current as of publication date. Prod- ucts conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters.

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DAC904

4 www.ti.com SBAS095C

Current Sources

LSB Switches Segmented

MSB Switches

+1.24V Ref.

Latches

14-Bit Data Input D13...D0 DAC904

FSA

BW +V_D

+V_A

R_SET

AGND

NOTE: (1) Optional components.

CLK DGND

REF_IN 0.1µF

INT/EXT

I_OUT I_OUT BYP

PD

20pF⁽¹⁾

50Ω 50Ω 20pF⁽¹⁾

1:1 V_OUT

0.1µF 0.1µF⁽¹⁾

+5V +5V

Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 Bit 8 Bit 9 Bit 10 Bit 11 Bit 12 Bit 13 Bit 14

CLK +V_D DGND NC +V_A BYP I_OUT I_OUT AGND BW FSA REF_IN INT/EXT PD 1

2 3 4 5 6 7 8 9 10 11 12 13 14

28 27 26 25 24 23 22 21 20 19 18 17 16 15 DAC904

PIN DESIGNATOR DESCRIPTION

1 Bit 1 Data Bit 1 (D13), MSB

2 Bit 2 Data Bit 2 (D12)

14 Bit 14 Data Bit 14 (D0), LSB

15 PD Power Down, Control Input; Active HIGH. Contains internal pull-down circuit;

may be left unconnected if not used.

16 INT/EXT Reference Select Pin; Internal ( = 0) or External ( = 1) Reference Operation 17 REF_IN Reference Input/Ouput. See Applications

section for further details.

18 FSA Full-Scale Output Adjust

19 BW Bandwidth/Noise Reduction Pin:

Bypass with 0.1µF to +V_A for Optimum Performance. (Optional)

20 AGND Analog Ground

21 I_OUT Complementary DAC Current Output

22 I_OUT DAC Current Output

23 BYP Bypass Node: Use 0.1µF to AGND

24 +V_A Analog Supply Voltage, 2.7V to 5.5V

25 NC No Internal Connection

26 DGND Digital Ground

27 +V_D Digital Supply Voltage, 2.7V to 5.5V

28 CLK Clock Input

PIN DESCRIPTIONS PIN CONFIGURATION

Top View SO, TSSOP

TYPICAL CONNECTION CIRCUIT

(23)

DAC904 ₅

SBAS095C www.ti.com

TIMING DIAGRAM

SYMBOL DESCRIPTION MIN TYP MAX UNITS

t₁ Clock Pulse HIGH Time 3 ns

t₂ Clock Pulse LOW Time 3 ns

t_S Data Setup Time 1.0 ns

t_H Data Hold Time 1.5 ns

t_PD Propagation Delay Time 1 ns

t_SET Output Settling Time to 0.1% 30 ns

t2 t1

tS tH

tSET tPD

CLOCK

D13 D0

Iout or Iout

Data Changes

Stable Valid Data Data Changes