HAL Id: jpa-00245706
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Submitted on 1 Jan 1987
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Un simulateur temporel pour les circuits picosecondes avec effets de propagation et de couplage : MACPRO
P. Crozat, A. Ouslimani, R. Adde
To cite this version:
P. Crozat, A. Ouslimani, R. Adde. Un simulateur temporel pour les circuits picosecondes avec effets de
propagation et de couplage : MACPRO. Revue de Physique Appliquée, Société française de physique
/ EDP, 1987, 22 (11), pp.1539-1547. �10.1051/rphysap:0198700220110153900�. �jpa-00245706�
Un simulateur temporel pour les circuits picosecondes
avec effets de propagation et de couplage : MACPRO (*)
P. Crozat, A. Ouslimani et R. Adde
Institut d’Electronique Fondamentale, Université Paris-Sud, CNRS UA22, bâtiment 220, 91405 Orsay Cedex,
France
(Reçu le 11 février 1987, révisé le 9 juillet 1987, accepté le 9 juillet 1987)
Résumé.
-Un nouveau simulateur temporel MACPRO a été conçu pour la simulation dynamique des
circuits très rapides avec un traitement complet à la fois des dispositifs actifs et de la transmission des signaux et
de leurs couplages le long des connexions. Il est très adapté aux circuits picosecondes où les interconnexions
n’atteignent pas l’équilibre électrique pendant un pas de calcul. Le simulateur décompose le circuit en deux groupes de blocs respectivement localisés et distribués. A un instant donné chaque bloc est analysé indépendamment car le pas de calcul est inférieur au temps de propagation des signaux entre blocs localisés.
L’utilisation de la latence et de macromodèle pour les blocs donne une très bonne efficacité en temps calcul permettant l’étude de circuits de complexité MSI-LSI. L’article décrit le simulateur, la structure des blocs et le
chronogramme d’un pas de calcul. Après une présentation des programmes et de la librairie de modèles, des exemples d’applications à des circuits picosecondes semiconducteurs et supraconducteurs sont brièvement
décrits et des performances en temps CPU sont données.
Abstract.
-A new time simulator MACPRO (MACromodular simulation with PROpagation) is designed
for dynamic simulation of very fast circuits including a full treatment of active devices together with signal
transmission and coupling along interconnects. It provides accurate waveform information in picosecond
circuits where long interconnects does not reach electrical equilibrium in a time step. The simulator
decomposes circuits in two groups of blocks, respectively localized and distributed blocks. Each block is
analysed independently at a given time step as the time step is shorter than the signal propagation time
between localized blocks. Macromodels for block description and latency give excellent computer efficiency up to MSI-LSI circuits. The paper describes the principle of operation of the simulator, the structure of the distributed blocks (single and coupled lines), the structure of the localized blocks (active and passive devices),
the time step chronogram. After presenting the simulator programs and the model library, selected examples
of applications to picosecond semiconducting and superconducting circuits are given along with some CPU
time performances.
Classification
Physics Abstracts
11.30B
-25.70
1. Introduction.
Les outils de simulation temporelle qui sont appli- qués avec succès dans les circuits intégrés de vitesse
moyenne (temps de propagation par porte Tpd > 150 ps) ne sont pas adaptés pour traiter
complètement les circuits semiconducteurs ou supra- conducteurs les plus rapides (temps de propagation
de quelques dizaines de picosecondes). Dans ces circuits, logiques ou linéaires, les interconnexions
longues ne sont plus équipotentielles et il faut tenir compte de la propagation des signaux [1]. Les pertur-
(*) Ce travail a été financé en partie par la convention CNET n° 84 8B 006.
bations apportées par cette propagation concernent
à la fois les interconnexions transportant les signaux
et celles alimentant les éléments du circuit. La
largeur et l’espacement de ces interconnexions sont
typiquement de quelques microns, et il faut tenir compte des pertes métalliques ainsi que du couplage
entre connexions adjacentes.
La modélisation de ces phénomènes est générale-
ment faite en ne traitant que des configurations passives : les générateurs et les charges sont suppo- sées passifs, souvent résistifs avec parfois des charges capacitives. Nous avons montré l’importance d’un
traitement précis des non-linéarités des sources et des charges lorsqu’on étudie les effets de propagation
et de couplage dans les circuits picosecondes [2].
Article published online by EDP Sciences and available at http://dx.doi.org/10.1051/rphysap:0198700220110153900
1540
Ceci implique la simulation globale du circuit inté-
gré, interconnexions comprises. Il est donc néces- saire de disposer d’un simulateur capable de traiter efficacement aussi bien les dispositifs actifs que les
lignes de transmission à l’échelle de circuits
complexes (MSI, LSI). Les simulateurs classiques (SPICE, ASTAP, ASTEC...) peuvent inclure un
traitement des lignes de transmission, mais le temps
CPU et l’encombrement mémoire croissent rapide-
ment avec le nombre de lignes simulées. Des contraintes de stabilité impliquent des pas de calcul très courts (inférieurs aux temps de propagation des signaux sur les lignes) ce qui rend les études systéma- tiques onéreuses et inapplicables à des circuits complexes. Ces contraintes limitent pratiquement
l’intérêt des simulateurs classiques à l’étude de
circuits simples (moins de 100 portes et même quel-
ques dizaines si de nombreuses lignes sont présen- tes).
Les méthodes récentes plus efficaces de relaxation des formes d’ondes [3] ou de macromodélisation [4]
supposent une bonne ou assez bonne unidirectionna- lité des circuits (ce qui n’est plus vérifié en présence
des rétroactions introduites par les lignes). Les
méthodes de macromodélisation développées classi-
quement, efficaces pour le temps CPU, imposent la prise en compte des lignes sous la forme de capacités équivalentes localisées.
Nous avons développé un nouveau simulateur basé à la fois sur les techniques de macromodélisa- tion et sur la propagation des signaux dans les
interconnexions. Nous avons mis à profit l’existence de temps de propagation comparables aux temps de commutation dans les circuits très rapides pour
assurer à la fois la modélisation précise des intercon- nexions et la décomposition en blocs découplés à
l’échelle du pas de calcul. Dans la suite de cet article,
nous présentons le principe du simulateur MACPRO
(simulation par MACromodélisation des effets de
PROpagation), le traitement des blocs à constantes
réparties et des blocs à constantes localisées, le chronogramme d’un pas de calcul. Après une présen-
tation du simulateur et de son évolution proche nous illustrons son utilisation par quelques exemples et
nous discutons ses performances.
2. Principe de fonctionnement du simulateur MAC PRO.
Le circuit est décomposé en blocs regroupés en deux sous-ensembles :
-
blocs localisés (portes logiques, transistors, diodes, éléments passifs simples : charges, croise-
ments, bifurcations, ...)
-
blocs répartis constitués par les intercon- nexions : ligne unique idéale ou résistive, lignes couplées, obligatoirement linéaires.
Chaque bloc d’un sous-ensemble ne dépend à un
instant donné que de l’état électrique des blocs de
l’autre sous-ensemble. Cette situation est vérifiée si le temps de propagation des signaux dans les inter-
connexions est égal ou supérieur au pas de calcul et si un bloc d’un sous-ensemble est relié uniquement
aux blocs de l’autre sous-ensemble. Au cours d’un pas de calcul, la simulation temporelle détermine
alors indépendamment l’évolution de chaque bloc à
l’intérieur d’un sous-ensemble.
Les signaux dans les blocs répartis sont décrits
comme une superposition d’ondes incidentes et
réfléchies élémentaires. Chaque onde élémentaire correspond à la variation de tension se propageant dans une direction au cours d’un pas de calcul. Les variations de tension au cours d’un pas de calcul sont
linéarisées, et comme les variations de tension et de courant sont reliées par l’impédance de la connexion, la connaissance de l’ensemble des varia- tions de tension suffit pour caractériser l’état des connexions.
Les blocs localisés ont des dimensions suffisam-
ment faibles pour négliger les temps de propagation
interne. Leur évolution est traitée à l’échelle du pas de calcul en termes de constantes localisées. L’évolu- tion temporelle d’un bloc est déterminée en faisant le bilan de l’état de ses entrées à l’instant t et de l’évolution de ses variables internes depuis l’instant
t
-dt. Les signaux réfléchis vers les blocs à constant tes réparties sont alors calculés.
Le pas de calcul est constant au cours de la simulation. Sa valeur doit être en accord avec les
temps de propagation des signaux sur les intercon- nexions et les temps de réponse du circuit. Pour un
circuit intégré AsGa, une longueur de 100 03BCm correspond à un temps de propagation de 1 ps et le pas de calcul souhaitable se situe dans la gamme 0,05 ps à 1 ps. Ces valeurs sont bien adaptées aux temps de réponse (de 10 ps à 150 ps) des circuits
rapides.
Le simulateur tient compte des évolutions dynami-
ques différentes des blocs localisés et met à profit la latence de certaines parties du circuit. Seuls les blocs
qui évoluent au cours d’un pas de calcul sont
calculés. L’utilisation de la latence compense pour
une large part l’inconvénient de l’utilisation d’un pas de calcul constant.
Pour des raisons d’efficacité en encombrement
mémoire, l’ensemble des informations relatives au
circuit est stocké dans un tableau général. Chaque champ a une longueur variable et un ensemble de
pointeurs permet un accès rapide aux informations nécessaires.
3. Les interconnexions (blocs à constantes réparties).
Les connexions sont constituées le plus souvçnt par
des lignes microrubans et sont supposées avoir un
comportement linéaire : leurs caractéristiques sont
indépendantes de la puissance des signaux véhiculés.
Le spectre des signaux ne dépasse pas quelques
dizaines de GHz, leur rayonnement est négligé, de
sorte que la propagation est décrite en très bonne approximation par le mode quasi-TEM. Dans ces
conditions le principe de superposition des ondes est .applicable et les signaux en tout point d’une ligne se
décrivent comme la superposition d’une onde pro-
gressive directe et d’une onde progressive inverse se propageant à la même vitesse et en sens opposé.
C’est la méthode des caractéristiques [5-7] qui a fait
la preuve de son efficacité pour la simulation tempo-
relle de la propagation des signaux.
Dans les circuits logiques rapides, les signaux ont
des formes complexes difficiles à décrire analytique-
ment, et il est intéressant de décomposer chaque
.onde en une succession de variations linéaires. Le pas de calcul étant constant, chaque variation
linéaire est caractérisée par la variation de tension associée. En appliquant deux fois le principe de superposition, les signaux véhiculés sur une ligne
sont décomposés en ondelettes, c’est-à-dire en varia- tions de tension dV+et dv-se propageant en sens direct ou inverse. Pour une ligne simple, l’évolution du signal dans le temps en un point quelconque
s’écrit :
Dans la pratique, il suffit de déterminer l’évolution des variations de tension le long des lignes. Les
valeurs absolues des tensions et des courants ne sont déterminées qu’aux extrémités des connexions. Pour des raisons de commodité, ce calcul est effectué dans les blocs localisés.
Les signaux incidents sur une connexion sont
calculés en fermant les sorties des blocs localisés
adjacents sur l’impédance caractéristique de la
connexion. De même, le comportement terminal d’une connexion est obtenu en terminant chaque
extrémité par son impédance caractéristique. Pour
une ligne simple, cette impédance est évidemment l’impédance caractéristique de la ligne. Pour les lignes couplées, cette impédance est choisie de manière à simplifier au maximum les calculs des
signaux incidents et réfléchis. La représentation
choisie permet aisément l’application de la méthode
des caractéristiques à des lignes simples ou couplées.
La décomposition des signaux en variations des tension décrite précédemment permet d’effectuer les calculs sur les lignes en simple précision sans perte de précision, avec un gain d’un facteur 2 sur
l’encombrement mémoire.
Des modèles de connexions efficaces en temps
calcul et adaptés à la bande passante des signaux à
transmettre ont été développés [8]. Ils utilisent une
formulation analytique simple pour déterminer les valeurs des éléments selfiques et capacitifs qui
servent de base à la détermination des modes propres. Leur précision a été validée par rapport à des calculs électromagnétiques [9] et dans certains
cas par rapport à des mesures expérimentales [8].
Les modèles réalisés comprennent actuellement :
-
connexion de longueur minimale entre 2 ou plusieurs blocs ;
-
ligne idéale entre 2 blocs ;
-
ligne à perte entre 2 blocs ;
-
bus de N lignes couplées sans perte (N 4 actuellement) ;
-
bus de N lignes de même largeur couplées à perte (N 4).
Les algorithmes utilisés peuvent être facilement étendus à un bus d’un nombre quelconque de lignes
de même largeur.
4. Les blocs à constantes localisées.
Contrairement aux connexions, les blocs localisés
sont généralement le siège de phénomènes non
linéaires. Aussi les tensions et les courants entrants absolus sont sauvegardés pour chaque liaison avec
l’extérieur. Il est également possible de définir des variables internes absolues dont la connaissance est
nécessaire pour calculer l’évolution du bloc. Les
tensions, les courants et les variables internes peau-’
vent être visualisés.
L’évolution de l’état dynamique du bloc pendant
un pas de calcul est déterminée en supposant que les variations de tension incidente dVj I soient appli- quées comme une rampe linéaire dVI(t), ce qui est
cohérent avec le traitement des connexions. Par
exemple (Fig. 1), au temps tm E (t - dt, t) :
La connaissance des signaux incidents dV1 et des impédances associées, suffit avec les équations inter-
nes du bloc pour calculer l’évolution du bloc pendant
le pas de calcul. La variation de tension dV de
chaque entrée (ou sortie) j est donc déterminée, ce qui permet de déduire la variation de tension réfléchie dVR pour la liaison j avec l’extérieur :
Bien sûr, si le bloc est passif, les variations de tension réfléchies sont directement calculables
comme une combinaison linéaire des variations de tension incidentes.
Pour les blocs fortement non linéaires et qui
évoluent rapidement, la méthode de résolution rete-
nue est basée sur une résolution globale des équa-
tions par la méthode de Runge-Kutta d’ordre 4 [10].
Cette méthode assure une bonne convergence avec
1542
VALEURS CALCULÉES au cours du pas de calcul : signaux incident-, sur C1 :
signaux réfléchis sur Cl :
VALEURS CALCULÉES au cours du pas de calcul
(t - dt à t) :
signaux incidents sur L3 :
signaux réfléchis sur L3 :
où r est une constante calculée lors de l’initialisation :
Fig. 1.
-Transmission des variations de tension inci- dente (dV 1) et réfléchie (dVR) entre blocs au cours d’un
pas de calcul. Les variations de tension sont identifiées par leur nature (dVI ou dVR), suivi par le numéro du port
E/S et le nom du bloc (dVI2Cl pour le signal incident sur
l’entrée 2 du bloc Cl). On indique entre parenthèses le temps auquel la variation est effective (pour un signal
incident au cours du pas t - dt à t : dV I2C1 (t )). a) un
bloc à constantes réparties Cl (ligne idéale) entre 2 blocs
localisés Ll et L2. b) Un bloc localisé L3 (charge passive)
relié à un bloc connexion C2.
[Transmission of incident (dVI) and reflected (dVR) voltage variations between blocks during a calculation time step. Voltage variations are labelled by their name (dV, or dVR) followed by the I/0 port number and the block identifier (e.g. dVI2Cl stands for the incident signal
on input 2 of block Cl). The variation takes place at the
time indicated in brackets : one incident signal during time step (t - dt, t) is noted dVI2Cl (t ). a) a distributed block Cl (ideal transmission line) inserted between 2 localized blocs Ll and L2. b) a localized block L3 (resistive load)
linked with a transmission line C2.] ]
une efficacité satisfaisante. Les blocs plus lents ou
peu non linéaires sont décomposés en éléments
linéarisés et les équations sont résolues soit analyti- quement soit par les méthodes numériques d’analyse
linéaire. Cette dernière méthode permet la constitu- tion de fonctions logiques utilisant les éléments
simples (diodes, transistors, ...) plus facilement. La
précision et l’efficacité sont cependant moindres.
Les principaux modèles localisés existant actuelle- ment comprennent :
-
des éléments passifs (charge résistive, capacité
série et parallèle, inductance série, croisement, embranchement, ...)
-
des éléments actifs, pour circuits logiques (diode, transistor MESFET, éléments pour portes BFL et DCFL, jonction Josephson et portes logiques Josephson).
Des validations de ces modèles, par exemple du
modèle MESFET [11], montrent le rôle important
de leurs éléments parasites (capacités, résistance d’accès, ...) pour déterminer avec précision les perturbations induites par les rétroactions et les
couplages dans les circuits rapides. Le fait que le même simulateur puisse simuler une logique en
tension (FET AsGa) et une logique en courant (logique Josephon) indique que tous les types de
logiques peuvent être traités en principe.
5. Chronogramme d’un pas de calcul.
Dans les simulateurs électriques, les variables utili- sées sont généralement les tensions aux noeuds et les courants des branches. Le traitement particulier des
connexions dans MACPRO et le mode de décompo-
sition retenu font que les variables pertinentes au
niveau du circuit sont les variations de tension
échangées entre les blocs (pendant chaque pas de
calcul). Les tensions et les courants n’apparaissent
que dans les blocs localisés, c’est-à-dire à toutes les entrées/sorties et à certains points internes.. La
figure 1 donne, pour les deux familles de blocs localisés L et connexions C, et ceci au cours du pas de calcul (t - dt, t ), le principe des échanges d’infor-
mations : les informations connues au temps t
-dt,
les calculs effectués par le sous-programme du bloc,
et les nouvelles informations mémorisées au temps t.
La figure la correspond à un bloc connexion Cl
(ligne idéale) entre 2 blocs localisés Ll et L2. La figure 1b correspond à un bloc linéaire L3 (charge)
relié à un bloc connexion C2.
Le traitement des blocs pour chaque pas de calcul de la simulation temporelle nécessite les étapes
suivantes.
1) L’ensemble des informations relatives au bloc est lu dans le tableau général. Ce sont :
-
les variations de tension incidentes ;
- les paramètres physiques, et plus généralement
toutes les grandeurs caractéristiques du bloc qui
n’évoluent pas au cours du temps ;
-
les tensions et courants aux noeuds internes ;
-
pour les entrées des blocs localisés, les tensions
et les courants absolus du pas de calcul précédent.
2) Les variations de tensions réfléchies, ainsi que les tensions et courants internes sont calculés par le programme approprié. C’est la seule partie à écrire
pour intégrer un nouveau modèle.
3) Les données modifiées sont reportées dans le
tableau général. Ce sont :
-
les variations de tension réfléchies ;
-
les tensions et courants des noeuds internes.
Les opérations suivantes ne concernent que les blocs localisés ;
-
les tensions et les courants aux entrées sont calculés et reportés. Par exemple, pour le bloc L3 de la figure 1b, ce sera :
où ZOC2 est l’impédance caractéristique de C2
-
lorsque les variations de tension incidentes
sont toutes inférieures à un certain seuil et que les tensions et courants internes n’évoluent plus, le bloc
est déclaré latent et les opérations 1), 2) et 3) ne sont plus effectuées.
Les remarques suivantes peuvent être faites.
-
Tous les blocs connexions sont calculés avant les blocs localisés.
-
L’évolution des blocs connexions dépend des
sorties des blocs localisés au pas de calcul précédent ;
les connexions introduisent donc un retard d’au moins un pas de calcul. C’est par cette méthode que s’effectue le découplage entre blocs.
-
Les blocs localisés n’introduisent pas de retard.
-
Une connexion est en état d’équilibre si toutes
les variations de tension stockées sont nulles.
-
Les signaux incidents ne sont pas mémorisés.
Ils sont déterminés à partir des signaux réfléchis au
moment du calcul du bloc.
Le calcul du circuit se décompose donc en une
succession de calculs indépendants pour chaque
bloc. La croissance du temps CPU est donc au plus
linéaire avec la complexité du circuit. L’introduction de la latence rend cette croissance sub-linéaire. Pour des circuits très complexes, le principe de cette
méthode autorise l’utilisation de processeurs en
parallèle.
6. Présentation et évolution du simulateur.
Tous les programmes ont été écrits en FOR- TRAN 77 standard pour faciliter la portabilité sur
les calculateurs scientifiques. Il est implanté sur
HP1000F et est en cours de transfert dans un
environnement UNIX. La version actuelle a été conçue pour faciliter les évolutions ultérieures et elles est constituée de modules pratiquement indé- pendants :
-
un analyseur syntaxique (2 500 lignes) adapta-
ble pour une technologie donnée. La description du
circuit est de type nodale et très souple ;
-
un traducteur (1 500 lignes) qui génère la des- cription dans le langage du simulateur. Il crée en
particulier les blocs nécessaires de façon optimale
pour respecter les contraintes de liaison entre blocs localisés et répartis. Le temps supplémentaire intro-
duit entre 2 blocs localisés est ainsi au plus égal à un
pas de calcul ;
-
le simulateur (800 lignes) qui comprend une phase d’initialisation et une phase de calcul tempo- rel ;
-
des processeurs graphiques et numériques
pour manipuler le résultat des simulations (tracés de courbes, tableaux de valeurs, comparaisons, calculs arithmétiques).
L’introduction dans le simulateur de nouveaux
modèles est facilitée par la génération automatique
des sources FORTRAN permettant l’inclusion des sous-programmes simulant les modèles. L’écriture d’un nouveau module est ainsi complètement indé- pendante de la structure du simulateur. Cette struc- ture permet de créer très facilement une version adaptée aux besoins de l’utilisateur. La figure 2
illustre la structure logicielle du simulateur et la
figure 3 présente la génération d’une version de MACPRO pour une technologie donnée.
Plusieurs bibliothèques de modèles sont disponi-
bles :
-
modèles passifs localisés (200 lignes) ;
-
modèles de connexions (500 lignes) ;
Fig. 2.
-Structure du simulateur de circuit MACPRO.
[Software structure of MACPRO.] ]
1544
Fig. 3.
-Création d’un environnement de simulation de MACPRO pour une technologie donnée.
[Creation of a specific environment associated to a given technology for the time simulator MACPRO.]
-
modèles pour la logique Josephson (1 500 lignes) ;
-
modèles pour circuits logiques AsGa BFL et
DCFL (1 500 lignes).
Les améliorations prévues portent surtout sur l’introduction de sous-circuits dans la description
pour faciliter la description des circuits MSI ou LSI.
Une extension de la bibliothèque de modèles pour les circuits bipolaires est également à l’étude. MAC-
PRO simule finement les perturbations électriques
dues aux alimentations ou aux couplages de signaux.
dans les circuits de taille moyenne. Ses domaines
d’applications sont complémentaires de ceux d’un logiciel tel que MAXIM [12] qui peut s’appliquer à
des circuits LSI et qui traite les connexions par des
capacités équivalentes. Pour certaines applications,
il apparaît intéressant d’utiliser MACPRO comme
« loupe » sur une partie critique de circuit simulé par MAXIM. Une telle application est à l’étude.
7. Exemples d’applications.
Pour illustrer les domaines d’application du simula-
teur nous présentons brièvement 3 exemples relatifs respectivement aux circuits supraconducteurs, aux
circuits logiques semiconducteurs AsGa et à l’analyse
de mesures en réflectométrie temporelle picose-
conde.
7.1 CIRCUIT SUPRACONDUCTEUR. - Les signaux logiques de ces circuits présentent des temps de montée de l’ordre de la dizaine de picosecondes.
Dans les portes à couplage magnétique, il est possible d’adapter les interconnexions pour éviter les réflexions. Les perturbations proviennent dans ce
cas des désadaptations faibles liées aux dispersions technologiques [1]. Dans les logiques à injection directe, l’impédance des portes faiblement chargées dépend de leur état et il est important de déterminer
avec précision les perturbations introduites par les
lignes et la dynamique des portes [13]. La propaga tion des signaux intervient aussi de façon crucial
dans les circuits analogiques très rapides. Par exem ple, dans un circuit échantillonneur Josephson il es impératif d’en tenir compte pour obtenir une résolus tion de quelques picosecondes. La figure 4 illustra
l’influence de la topologie du circuit sur la forme dc l’impulsion d’échantillonnage [14].
7.2 CIRCUITS LOGIQUES SEMICONDUCTEURS AsGa Les circuits AsGa sont moins rapides que les circuit«
Josephson et les rétroactions y sont moins violents Par contre les caractéristiques technologiques ren.
dent les couplages entre lignes importants et peuveni
Fig. 4.
-Optimisation de la largeur d’impulsion d’un échantillonneur Josephson [14]. La forme de l’impulsion
est très sensible à la longueur de la ligne L reliant
l’interféromètre supraconducteur Q et la jonction J. Si la ligne est trop courte (G 50 03BCm) des interférences impor-
tantes apparaissent entre Q et J. Si la ligne est longue
(1 > 100 03BCm) l’impulsion est élargie par les réflexions.
[Optimization of the pulse linewidth in a Josephson sampler [14]. The pulse shape is very sensitive to the.
length of the line L between the superconducting inter-
ferometer Q and the Josephson Junction J. Short lines
( G 50 J.Lm) introduce strong interferences between Q and J. Reflections with long lines (> 100 J.Lm) broaden the
pulse width.] ]
réduire notablement les marges de bruit. Il en est de même des bruits de commutations dans les lignes
d’alimentation et de masse. Une étude a été effec- tuée pour les logiques BFL et DCFL [2] et la figure 5
illustre la forme des perturbations qui apparaissent.
Il faut souligner la différence importante des pertur- bations suivant l’état logique de la connexion ce qui
confirme la nécessité du traitement simultané des
lignes et des portes. Des travaux en cours en logique
.DCFL [15] analysent l’influence des interconnexions
sur i) les performances d’un circuit diviseur de
fréquence, ii) des parties critiques d’un plan
mémoire.
Fig. 5.
-Perturbations induites en logique BFL par les
couplages entre les lignes et les alimentations des por- tes [2]. Le signal de commande (1) est appliqué à l’entrée
de la porte A et l’entrée de la porte D est observée respectivement lorsqu’elle est dans l’état haut (H) et dans
l’état bas (L). On notera l’amplitude importante des perturbations et leur dépendance avec l’état logique de la ligne.
[Voltage perturbations in BFL circuits induced by line couplings and gate power supplies [2]. The drive signal (1)
is applied to the input of gate A and the input of gate D is shown respeétively in the high (H) and low (L) states. The large voltage perturbations are strongly dependante on the, logic state.]
7.3 ANALYSE DE MESURES TEMPORELLES. - Le simulateur est aussi un outil efficace d’aide à l’inter-
prétation des mesures temporelles picosecondes [8].
En effet la forme des signaux mesurés dépend à la
fois du circuit, de sa monture, et du système de
mesure. La précision insuffisante en amplitude et en
temps des mesures rend inopérante les méthodes de
déconvolution familières dans le domaine fréquen-
tiel. MACPRO est particulièrement adapté à la
simulation globale du circuit et de l’ensemble de
mesure avec ses lignes de transmission. La simulation de l’ensemble de mesure est validée dans une
première étape. Ensuite la comparaison de la simula- tion globale avec les résultats de mesure permet de
déterminer si les facteurs importants ont été pris en
compte dans la simulation. Tout écart est rendu plus
facile à interpréter en déterminant la sensibilité de la simulation à la valeur des éléments du circuit.
8. Performances du simulateur et conclusion.
Les principes utilisés dans le simulateur le rendent efficace en temps calcul et encombrement mémoire si le pas de calcul imposé par les conditions de
transmission du signal entre portes (dt
=Lmin/v ou Lmin est la longueur minimale d’une connexion et v la vitesse de propagation du signal) est adapté au
calcul numérique des modules localisés. Si le pas de calcul est très faible devant le temps de réponse des portes (4 ordres de grandeur ou plus), le temps de calcul et la précision sont dégradés. Si les blocs
localisés imposent un pas de calcul plus faible, c’est
l’encombrement mémoire qui est augmenté sans pénalisation en temps calcul. Cependant les lignes
doivent être traitées dans ce dernier cas et tous les simulateurs sont pénalisés.
Les performances optimales sont obtenues quand
le temps de réponse des portes est de 100 à 500 fois plus grand que le pas de calcul suivant la précision
souhaitée. Ces conditions sont très bien vérifiées pour les circuits intégrés logiques picosecondes
notamment les circuits AsGa où l’on choisit souvent dt
=0,2 à 0,5 ps. Ce pas de calcul correspond au
temps de propagation sur une ligne de transmission
sur AsGa semi-isolant de longueur 20 itm à 50 03BCm.
Dans ces conditions, à complexité de modèle équiva- lente, les performances sont au moins égales à celle
d’un simulateur classique très performant comme
ASTEC sur des circuits simples comportant peu de
lignes. Sur des circuits plus complexes le temps CPU croît moins vite que le nombre de composants (effet
de la latence) contrairement- aux simulateurs classi- ques. La présence de nombreuses lignes ne dégrade
pas les performances. L’encombrement mémoire du simulateur est très inférieur à celui des simulateurs
classiques ce qui permet d’utiliser des miniordina-
teurs voire des microordinateurs.
Le simulateur occupe 180 kOctets de code pour l’ensemble des modules. Il existe sur le HP1000 deux
versions suivant la taille des circuits à traiter. La
première nécessite 60 kOctets pour le code et 30 kOctets pour le tableau général de stockage du circuit ; il peut traiter 150 blocs. Une version qui
peut traiter 350 blocs nécessite 60 kOctets pour le
stockage des données. La comparaison des perfor-
mances entre des programmes FORTRAN identi-
1546
ques sur le HP1000 et le NAS 9080 du CIRCE donne
un rapport 50 : 1 pour des programmes proches de
ceux des modèles de MACPRO. Ce rapport est utilisé pour évaluer les performances sur un ordina-
teur scientifique.
Le tableau 1 présente les temps de calculs observés
sur des circuits logiques DCFL AsGa [15]. Le
modèle de FET utilisé [11] est un modèle qui comprend 13 composants dont environ la moitié est
non linéaire. Les inverseurs comprennent soit un transistor et une charge active (26 composants) soit
un transistor et une charge passive (14 composants).
le circuit 1 correspond à un circuit simple (oscillateur
en anneau de 15 inverseurs à charge passive), les
circuits 2 et 3 sont plus complexes et représentent
une partie d’un plan mémoire utilisant des inverseurs à charge active. La seule différence entre ces deux circuits porte sur la suppression des lignes dans le
circuit 3.
Ces exemples illustrent quelques propriétés
constantes du simulateur :
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