Acquisition de données en technologie CMOS 0.25μm

ET DE LA RECHERCHE SCIENTIFIQUE

Université de Batna

Faculté Des Sciences de l’Ingénieur

Département d’Electronique

Mémoire

Présenté en vue de l’obtention du diplôme de Magister en Electronique

OPTION

Micro-électronique IC-Design

PAR

Fayçal MEDDOUR

THEME

Acquisition de données en technologie

CMOS 0.25µm

Devant le jury :

Président : Mr. Abdelhamid BENHAIA M.C. U. Batna

Rapporteur : Mr. Zohir DIBI M. C. U. Batna

Examinateurs

:

Mr. Fayçal AYAD M.C. U. Jijel

Mr. Abdelhamid OUNISSI M. C. U. Batna

 

Ce travail a été effectué en collaboration avec l’Université technique de Berlin en Allemagne. A cet effet, je tiens à exprimer toute ma gratitude à Monsieur Otto. MANCK, professeur à l’université technique de Berlin et directeur général de la société MAZ, pour m’avoir fait confiance, en m’accueillant à l’université de Berlin. Je le remercie de m’avoir faciliter la réalisation de mes travaux de projet dans d’excellentes conditions durant trois mois, ainsi que pour son support et son soutien technique.

Je profite de l'occasion de la présentation de ce travail pour exprimer ma haute gratitude, mes profonds respects et mes sincères remerciements et reconnaissances à mon promoteur Monsieur Z.DIBI qui m’a guidé avec grande patience tout au long de l'élaboration de ce travail et pour ses aides précieuses qui ont éclairé mon chemin vers le succès et la réussite du travail.

Je tiens à exprimer mes plus vifs remerciements envers, Monsieur N-E.

BOUGHECHAL, professeur à l’université de Batna et Doyen de la faculté des sciences de

l’ingénieur à l’université de Batna de m’avoir faciliter le déplacement à Berlin pour réaliser mon projet de magister.

Mes vifs remerciements vont à Monsieur Abdelhamid BENHAIA, maitre de conférence à la Faculté des sciences de l’ingénieur de l’université de Batna, pour avoir accepté de présider le jury.

Je tiens également à présenter ma profonde gratitude à Monsieur Fayçal AYAD, maître de conférence à l’université de Jijel, qui a accepté d’examiner mon travail malgré son éloignement et ces charges.

J’exprime également mes remerciements à Monsieur Ramadane MAHAMDI, maître de conférence à la Faculté des sciences de l’ingénieur de l’université de Batna, d’avoir accepté de juger ce modeste travail.

Je remercie Monsieur Abdelhamid OUNISSI, maître de conférence à la Faculté des sciences de l’ingénieur de l’université de Batna qui a accepté d’examiner mon travail.

A l’occasion j’adresse un remerciement particulier à tous nos enseignants qui ont contribué à notre formation.

W°w|vtvx

A

 mon père 

Pour sa patience et ces considérables sacrifices pour me parvenir à ce niveau. 

A

  ma mère 

Pour son grand amour, ces sacrifices et toute affectation qu’elle m’a toujours 

offerte. 

A

   l’ensemble des enseignants 

Pour leurs sacrifices de temps qu’ils m’ont toujours offert et leur patience. 

A

  mes frères, A mes sœurs. 

A

  touts mes collègues et amis. 

Je dédie ce mémoire. 

Sommaire

Introduction ... 1 

CHapitre I Généralités sur la conception et les technologies I.1.Introduction ... 4 

I.2. conception analogique ... 4 

I.2.1. Conception des Circuits Intégrés ... 4 

I.2.2. Conception assistée par ordinateur ... 5 

I.3. Conception D’un VLSI ... 6 

I.4. Circuits Intégrés ASICs ... 8 

I.4.1. définition ... 8 

I.4.2. Avantages de l'utilisation d'ASICs ... 8 

I.4.3. conception des ASICs ... 9 

I.5. Aperçu sur la technologie des Semi-conducteurs ... 9 

I.5.1. technologie Bipolaire ... 9 

I.5.2. technologie MOS ... 10 

I.5.3. Technologie CMOS ... 11 

1.5.3.b. technologie BiCMOS ... 15 

I.6. Conclusion ... 17 

Chapitre II Base théorique II.1. Introduction ... 19 

II.2.Transistor MOS ... 19 

II.2.1. La structure MOS ... 19 

II.2.2. Le transistor N-MOS ... 20 

II.2.3. Fonctionnement du transistor N-MOS ... 21 

II.2.4. Caractéristiques courant-tension du transistor N-MOS ... 24 

II.3. Les miroirs de courant ... 26 

II.3.1. Principe ... 27 

II.3.2.Caractéristiques ... 27 

II.3.3.Réalisation ... 28 

II.4. Les miroirs de courant en technologie CMOS ... 28 

II.4.2. Le montage cascode ... 30 

II.4.3. Le montage WILSON ... 31 

II.5.1. Historique ... 31 

II.5.2. Amplificateur opérationnel idéal ... 32 

II.5.3. Amplificateur opérationnel réel ... 32 

II.6. La structure "rail à rail" ... 35 

II.6.1. Opération "Rail to Rail" ... 36 

II.6.2. Étage d’entrée ... 36 

II.7. Conclusion ... 40 

Chapitre III Simulation III.1. Introduction ... 42 

III.2. Cahier de charge ... 42 

III.3. Distributeur de courant ... 43 

III.3.1. Schéma de test ... 43 

III.4. Simulation du distributeur de courant ... 50 

III.5. Multiplexeur à 16 entrées ... 53 

III.5.1. Circuit de test ... 54 

III.5.2. Simulation du multiplexeur ... 55 

III.5.3. L’interrupteur (switcher) ... 56 

III.6. Driver de tension contrôlée ... 61 

III.6.1 Amplificateur opérationnel de type P ... 61 

III.6.4. Simulation transitoire du driver ... 71 

III.6.5. Simulation de stabilité ... 73 

III.6.6. AC simulation ... 75 

III.7. conclusion ... 80 

Chapitre VI Layout IV.1. Introduction ... 82 

IV.2. layout ... 82 

IV.3. Le cycle d’un circuit layout ... 83 

IV.3.1. Partitioning ... 83 

IV.3.2. Placement ... 84 

IV.3.3. Routage ... 84 

IV.4.Les couches de masques ... 85 

IV.4.1. Le well ... 85 

IV.4.2. Les couches des métaux ... 85 

IV.4.4. La couche du poly ... 86 

IV.4.5. Les Vias et le contact ... 86 

IV.5. Les techniques de layout ... 87 

IV.5.1. L’appariement des composants (Matching) ... 87 

IV.5.1. Les règles de base de Lambda ... 91 

IV.5.2. Guard ring ... 92 

IV.5.2. Limitations du courant transporté ... 93 

IV.6 Layout des différents blocs de notre projet ... 93 

IV.6.1 Layout d’un Switcher ... 93 

IV.6.2 Layout du multiplexeur ... 94 

IV.6.3. Layout du driver ... 96 

IV.6.4. Layout du distributeur de courant ... 99 

IV.7. Conclusion ... 100  Conclusion Générale ... 102  Bibliographies ... 104 Annexe …………...………107            

INTRODUCTION

GENERALE

Introduction

Du fait des développements technologiques ces dernières années, des systèmes électroniques qui sont réalisés sous forme de cartes sont aujourd’hui intégrés sur une seule puce. Cette tendance à l’intégration et à la miniaturisation des circuits est portée par le développement ″explosif″ des applications de multimédias, de télécommunications et d’automobiles. De tels systèmes comportent un nombre croissant de modules pouvant appartenir à des domaines différents: des fonctions numériques, prédominantes et des fonctions analogiques d’amplification et de filtrage. Certaines technologies (Bipolar, CMOS, DMOS) permettent d’intégrer des fonctions analogiques de puissance et des fonctions logiques en même temps.

Grace à des concepteurs chevronnés les équipes de conception ont pour mission non seulement de créer de nouveaux circuits mais aussi et surtout de développer et d’améliorer les conceptions qui existent au paravent. Leurs développements assureront la continuité des produits et les progrès de conception conventionnels pour une meilleure concurrence. C’est mieux de continuer l’amélioration des performances des circuits pour arriver à des conceptions beaucoup plus fiables que de démarrer toujours à zéro car les nouvelles bonnes idées viennent toujours des idées anciennes.

Nous avons effectué en collaboration avec le groupe de recherche de l’institut de la microélectronique de l’université de Berlin un travail de recherche pour le développement d’une bibliothèque analogique adaptée spécialement au circuit intégré (High precision digital to analog converter for industrial application) dans ce travail nous avons conçu, simulé et réalisé le layout du:

¾ Circuit de décalage de tension.

¾ multiplexeur analogique 16 entrées avec éliminateur de bruit. ¾ Distributeur de courant.

Ce mémoire tente de rassembler et de présenter l’expérience acquise au cours de ce projet. Il est constitué de quatre chapitres principaux, qui reflètent les différentes facettes de notre conception:

Après une introduction générale, le premier chapitre présente un aperçu sur la conception analogique des circuits intégrés. En plus de l’évolution technologique et les progrès principaux en technologie des semi-conducteurs. Nous y consacrerons une grande importance à la conception des ASICs.

Le deuxième chapitre expose la théorie des amplificateurs, des interrupteurs et des multiplexeurs.

Dans le troisième chapitre nous avons résumé trouvent les simulations des différents circuits conçus dans les travaux de ce mémoire (multiplexeur analogique 16 entrées avec éliminateur de bruit, distributeur de courant, driver de tension contrôlé, circuit de décalage de tension).

Enfin, comme certains de nos lecteurs ne sont pas familiers avec le domaine de la conception du Layout des circuits, nous exposons dans une dernière partie les différentes issues de conception et réalisation du Layout en introduisant la majorité des problèmes rencontrés ainsi que leurs solutions. Nous exposons le Layout réalisé pour la chaine d’acquisition. Une conclusion ponctue ce document, suivie des annexes techniques.

     

Chapitre I

Généralités sur la

conception et les

technologies

 

I.1.Introduction

La micro-électronique s'intéresse à l'étude et à la fabrication de composants électroniques à l'échelle micronique, Ces composants sont fabriqués à partir de matériau à semi-conducteurs (comme le Silicium) au moyen de diverses technologies dont la photolithographie. Cette technologie permet l'intégration de nombreuses fonctions électroniques sur un même morceau de Silicium (ou autre semi-conducteur) et donc à un prix plus bas. Les circuits ainsi réalisés sont appelés puces ou circuits intégrés. Ils peuvent être standards ou spécifiques à une application (ils sont alors nommés "ASIC" : Application Specific Integrated Circuit). Tous les composants électroniques discrets : les transistors, les condensateurs, les inductances, les résistances, les diodes et, bien sûr, les isolants et les conducteurs, ont leur équivalent en micro-électronique.

I.2. conception analogique

I.2.1. Conception des Circuits Intégrés

La conception (ou le design) de circuits intégrés (ou puces électroniques) consiste à réaliser les nombreuses étapes de développement (flot de conception ou design flow) nécessaires pour concevoir correctement et sans erreurs une puce électronique.

La conception du circuit dans son ensemble pose de redoutables problèmes lorsqu’il s’agit de satisfaire des contraintes de performances (surface, délais, partition matériel-logiciel, partition logique-analogique) et de marché (domaine d’application, disponibilité et dévalorisation rapide du produit).

Plusieurs objectifs doivent ainsi être absolument atteints: ¾ Une exploration efficace de l’espace des solutions.

¾ Une réutilisation optimale de l’expertise acquise de manière à éviter de repartir systématiquement de zéro chaque nouveau produit. Ceci requiert, entre autres, une gestion rigoureuse des données de conception.

¾ Une grande flexibilité dans les technologies de réalisation possibles de manière à pouvoir rapidement tirer parti de nouvelles performances technologiques sans devoir nécessairement remettre en cause tout ou une partie des choix de conception.

Le mode de fonctionnement du circuit joue aussi un rôle très important.

Un circuit numérique (digital circuit) travaille selon un mode discret qui ne considère qu’un nombre limité d’états. Le comportement du circuit consiste principalement à passer

d’un état à un autre et peut être décrit sous la forme d’un programme. Un microprocesseur est un exemple type de circuit logique.

Un circuit analogique (analog circuit) travaille selon un mode continu dont le comportement peut être décrit sous la forme d’équations, et comme exemple (amplificateur opérationnel).

Un circuit mixte (mixed-signal circuit) incorpore des parties fonctionnant en mode logique et des parties fonctionnant en mode analogique, et comme exemple de circuir mixte un circuit analogique-numérique (digital-to-analog converter) [1].

I.2.2. Conception assistée par ordinateur

La complexité des fonctions réalisées sur une seule puce de silicium ne peut être maîtrisée que grâce à l’assistance d’outils logiciels appropriés et de méthodes de conception systématiques. Il existe trois méthodes de conception principales: Les méthodes descendantes, les méthodes montantes et les méthodes mixtes.

Les méthodes descendantes (top-down) sont basées sur une suite de raffinements successifs partant d’un cahier des charges pour aboutir à une description détaillée de la réalisation. Les méthodes descendantes sont bien adaptées à la réalisation de circuits dont la structure peut être optimisée de manière très flexible à partir d’un ensemble de cellules standard (standard cells) ou de matrices de portes (gate arrays, sea of gates).

Les méthodes montantes (bottom-up) se basent sur l’existence de modules (primitives ou fonctions plus complexes) caractérisés. Une réalisation possible est alors construite par assemblage à l’aide d’un processus de sélection de modules. Les méthodes montantes sont bien adaptées à la réalisation de circuits dont la structure est essentielle à leur bon fonctionnement. Les circuits réguliers (mémoires, chemins de données (datapath modules)) sont des exemples types.

Les méthodes mixtes (meet-in-the-middle) sont une combinaison de méthodes descendantes et de méthodes montantes. Elles sont particulièrement adaptées à la réalisation de circuits à applications spécifiques (ASIC) possédant un grand nombre de composants personnalisés comme des multiplieurs, des unités de contrôle et de la mémoire. Le processus de conception passe ainsi par un certain nombre d’étapes, chacune d’elles nécessitant une description de l’état du système sous forme graphique (diagrammes, schémas, etc.) ou textuelle (algorithmes, liste de pièces et connectivité (netlist), etc.).

On peut distinguer deux types de descriptions: Les formats d’échange et les langages de description de matériel.

Les formats d’échange (interchange format) sont des descriptions qui ne sont destinées à être lues et comprises que par des outils logiciels. On trouve par exemple dans cette catégorie les formats CIF et GDSII pour le Layout et EDIF pour le schéma et le Layout.

Les langages de description de matériel (hardware description language, HDL) sont des descriptions destinées à être lues et comprises par des concepteurs [2].

I.3. Conception D’un VLSI

Le cycle de conception de VLSI commence par une spécification formelle d'un VLSI chip, la suite d’une série d'étapes, produit éventuellement un chip emballé. Les étapes du cycle de conception d’un VLSI peuvent être décrites comme suit:

¾ Le système de spécification:  Comme dans n'importe quel processus de conception, la première étape est d'établir les caractéristiques du système à concevoir. Ceci nécessite une création d’une représentation à niveau élevé du système. Les facteurs à considérer dans ce processus incluent: la performance, la fonctionnalité et les dimensions physiques. Le choix de la technologie de fabrication et les techniques de conception et de fabrication sont également considérées. A la fin, les résultats consistent à la spécification de la taille, la vitesse, la puissance et la fonctionnalité du système VLSI qui doit être conçu.  

¾ La conception fonctionnelle: Dans cette étape, les aspects comportementaux du système sont considérés. Le résultat est toujours un diagramme de synchronisation ou d'autres rapports entre les sous-unités. Cette information est employée pour améliorer le processus de conception globale et pour réduire la complexité des phases suivantes.

 

¾ La conception d’un circuit: Le but de la conception d’un circuit est de développer une représentation du circuit, prenant en considération l'alimentation et la vitesse de la conception originale. Le comportement électrique des divers composants est également considéré dans cette phase. La

conception d’un circuit est toujours exprimée en un schéma d’un circuit détaillé.

¾ Circuit layout: Dans cette étape, la représentation de chaque composant du circuit est converti en une représentation géométrique. Cette représentation est en fait un ensemble de modèles géométriques qui exécutent la fonction prévue du composant correspondant. Les connections entre les différents composants sont également exprimées en tant que des modèles géométriques. Cette représentation géométrique d'un circuit s'appelle layout. Les détails exacts d’un layout dépendent des règles de conception, qui sont des directives basées sur les limitations du processus de fabrication et les propriétés électriques des matériaux de fabrication. Le layout d’un circuit est un processus très complexe, en conséquence, il est toujours décomposé en diverses étapes secondaires (sub-steps) afin de manipuler la complexité du problème.

 

¾ La vérification de la conception: Le layout est vérifié dans cette étape pour assurer que ce dernier répond aux spécifications du système et aux exigences de fabrication. La vérification de la conception consiste du Design Rule Checking (DRC) et du circuit d'extraction. Le DRC est un processus qu’on utilise pour vérifier que tous les modèles géométriques réunissent les règles du dessin de layout "design rule" imposées par le processus de fabrication. Après avoir examiné le layout, la fonctionnalité de layout est vérifiée par le circuit d'extraction. Cette représentation du circuit peut alors être comparée à la représentation originale pour vérifier l'exactitude de layout.

 

¾ Fabrication: Après la vérification, le layout est prêt pour la fabrication. Le processus de fabrication est constitué de plusieurs étapes: préparation de la plaquette, déposition et la diffusion de divers matériaux sur la plaquette selon la description de layout. Avant que le chip soit produit, un prototype est fabriqué et testé.

 

¾ Empaquetage, Test et Correction: Finalement, la plaquette est fabriquée et découpée dans un outil de fabrication. Chaque chip est alors empaqueté et correctement testé. [3]

I.4. Circuits Intégrés ASICs

I.4.1. définition

Les circuits ASICs constituent la troisième génération de circuits intégrés qui a vu le jour au début des années 80. En comparaison avec les circuits intégrés standards, l'ASIC présente une personnalisation de son fonctionnement, accompagnée d'une réduction du temps de développement, d'une augmentation de la densité d'intégration et de la vitesse de fonctionnement [4]. En outre sa personnalisation lui confère un autre avantage industriel, c'est évidemment la confidentialité.

I.4.2. Avantages de l'utilisation d'ASICs

D'une manière générale l'utilisation d'un ASIC conduit à de nombreux avantages provenant essentiellement de la réduction de la taille des systèmes. Il en ressort :

¾ Réduction du nombre de composants sur le circuit imprimé. La consommation et l'encombrement s'en trouvent considérablement réduits.

¾ Le concept ASIC par définition assure une optimisation maximale du circuit à réaliser. Nous disposons alors d'un circuit intégré correspondant réellement à nos propres besoins.

¾ La personnalisation du circuit donne une confidentialité au concepteur et une protection industrielle.

¾ Ce type de composant augmente la complexité du circuit, sa vitesse de fonctionnement et sa fiabilité.

 

   

I.4.3. conception des ASICs

 

Idée client Cahier des charges Définition du produit intégrable

Saisie du schéma

Simulation Test

Placement et routage Simulation après routage Fabrication des prototypes

Produits de série

 

Fig. I.1. Déroulement du Développement d’un ASIC

Les étapes de la conception d’un ASIC prennent en compte le cahier des charges qui décrit le principe de fonctionnement, l’architecture interne à partir d’un schéma synoptique, les caractéristiques électriques et dynamiques, le brochage et le type de boîtier ainsi que les conditions de simulation fonctionnelle. Une fois les spécifications figées, les étapes de développement sont alors classiques (fig. I.1).

I.5. Aperçu sur la technologie des Semi-conducteurs

I.5.1. technologie Bipolaire

La première technologie de réalisation des transistors bipolaire est la technologie Mesa dans laquelle les trois couches sont superposées [4-5]. Un peu plus tard est arrivée la technologie Planar (fig.I.2). Dans cette dernière chaque transistor, pour être isolé de son voisin, a été placé dans un caisson (zone du substrat à dopage inverse). La technologie planaire permet de réaliser des systèmes à très haute échelle d’intégration à partir de transistors bipolaires. Un circuit dans cette technologie peut incorporer des transistors npn,

des transistors pnp, des diodes, des résistances et des éléments capacitifs. Les propriétés des transistors bipolaires font que les circuits électroniques réalisés dans cette technologie sont plus rapides comparés aux mêmes circuits réalisés dans une technologie CMOS. Cependant l’inconvénient majeur qu’ils présentent est leur forte consommation.

Une vue en coupe des éléments réalisés dans cette technologie est présentée sur la figure (I.2) où on peut observer des résistances formées par des régions de diffusion dans la couche épitaxiale de type n. Une diffusion réalisée dans une région permet de former des diodes à jonctions. Un transistor npn vertical est réalisé par une succession de diffusions et dans la couche épitaxiale. Cette dernière couche sert de collecteur pour le transistor, la diffusion sert de base et la diffusion d’émetteur. Le transistor pnp latéral est formé par deux régions de diffusion , qui servent d’émetteur et de collecteur, dans la couche épitaxiale de type n qui sert de base pour le transistor [6].

Fig. I.2.Vue en coupe des composants réalisés dans une technologie bipolaire. Le procédé de fabrication dans cette technologie permet de faire un empilement de 4 couches de silicium de types différents (pnpn) [6].

I.5.2. technologie MOS

La technologie MOS (Metal Oxide Semiconductor) tire son nom de la constitution des éléments : une électrode métallique est placée sur un oxyde métallique l’isolant du substrat semi-conducteur. Le transistor MOS (Figure I.3) est constitué d’un substrat de silicium dans lequel sont diffusées deux zones n, la source et le drain. Au-dessus de l’espace source-drain est déposée une mince couche d’oxyde métallisé en surface avec de l’aluminium constituant une troisième électrode, la grille [5-7]. La conduction s’effectuera via un canal qui relie la source au drain et qui a la même polarité que ses électrodes.

¾ favorisée par un faible encombrement sur substrat favorisant une intégration dense,

¾ une très faible consommation d’énergie car les transistors sont commandés en tension sans courant statique,

¾ une large immunité au bruit et une sortance élevée.

¾ celui de ne nécessiter que l’intégration de transistors, qui peuvent être employés en tant que résistances. Ceci permet l’uniformisation de la fabrication pour répondre favorablement à la complexité des composants numériques [5].

Fig. I.3. MOS à canal N(NMOS) [5].

I.5.3. Technologie CMOS

Dès 1930, Julius Edgar Lilienfeld de l'Université de Leipzig déposait un brevet dans lequel il décrivait un élément assez proche du transistor MOS et qui aurait pu constituer le premier transistor de l’histoire. Il fallut cependant attendre le début des années 1960, pour voir apparaître les premiers dispositifs MOS puis CMOS industriels, dont le développement avait été rendu possible par les progrès enregistrés dans le domaine des transistors bipolaires et en particulier la résolution des problèmes d'interface oxyde-semiconducteur[8]. Aujourd'hui le transistor MOS constitue, par sa simplicité de fabrication et ses dimensions, l'élément fondamental des circuits intégrés [9].

La technologie CMOS est une technologie planaire destinée au développement des systèmes à très haute échelle d’intégration (VLSI). Grâce aux propriétés des transistors MOS complémentaires (notées CMOS pour Complementary Metal Oxyde Silicon), cette technologie permet de réaliser des circuits à faible coût et à basse consommation. Cet avantage lui a permis d’être reconnue comme la technologie de pointe la plus avancée et la plus maîtrisée dans le domaine de la micro-électronique.

Parmi les types de technologies CMOS, on peut citer les trois qui sont les plus connues: la technologie CMOS à caisson n, la technologie CMOS à caisson p, et la technologie CMOS à double caisson. Une technologie CMOS à caisson n utilise un substrat en silicium de type p dans lequel est formé un caisson en silicium de type n. Des transistors pMOS sont alors réalisés dans ce caisson et des transistors nMOS dans le substrat. Une technologie CMOS à caisson p, permet de réaliser des transistors pMOS sur le substrat de type n et des transistors nMOS dans un caisson p. Enfin, la technologie CMOS à double caisson utilise un substrat en silicium de type quelconque, sur lequel sont déposés des caissons de type N et des caissons de type P.

Les transistors NMOS et PMOS qui peuvent être réalisés par ces technologies sont utilisés pour former des fonctions analogiques ou numériques ; une coupe de ces transistors est donnée sur la figure (I.4). Les procédés de fabrication utilisés dans chaque technologie CMOS pour réaliser ces transistors diffèrent d’un fabriquant à un autre et évoluent continuellement pour réaliser des composants plus performants et plus rapides. [6]

Fig.I.4. Vue en coupe des transistors CMOS de type n et de type p réalisés par trois différents procédés de fabrication CMOS. La vue en coupe (a) montre les deux types de transistors dans une technologie CMOS à caisson n, (b) montre ces transistors dans une technologie CMOS à caisson p et (c) dans une technologie CMOS à double caisson [6].

I.5.3. a. Procédé de fabrication CMOS à caisson n

L’approche la plus couramment utilisée dans une technologie CMOS à caisson n est d’utiliser un substrat en silicium de type p modérément dopé, de créer le caisson n pour les composants à canal p et de former les transistors à canal n dans le substrat natif. Le procédé de fabrication utilisé par cette technologie est généralement complexe et dépend du fondeur, nous allons donc restreindre notre étude aux étapes essentielles.

La figure (I.5) illustre le procédé de fabrication en technologie CMOS à caisson n et donne à chaque étape du procédé une vue en coupe de la tranche du silicium en fabrication et le masque correspondant.

Généralement dans une technologie de circuits intégrés, on commence par une tranche de silicium (Wafer) sur laquelle on a déjà déposé une couche épaisse d’oxyde. La première étape consiste à définir la région où le caisson n sera formé, dans cette région la couche d’oxyde épais est gravée pour permettre une diffusion profonde d’impureté de type n telle que le phosphore. La profondeur du caisson ainsi que son niveau de dopage va dépendre de l’énergie et de la durée de la diffusion. Le caisson ainsi formé va servir à réaliser des transistors à canal p.

La seconde étape consiste à définir les régions où seront formées les couches fines d’oxyde qui sont nécessaires pour réaliser les grilles des transistors. La couche épaisse

d’oxyde est alors gravée jusqu’au substrat dans les régions où des transistors à canal n seront réalisés, et jusqu’au caisson dans les régions où des transistors de type p seront formés. Les couches fines sont alors crées par oxydation du silicium.

Dans l’étape suivante la grille en polysilicium est formée. Cette étape consiste à recouvrir le matériau de polysilicium puis à faire une gravure pour enlever l’essentiel de cette couche de façon à ne laisser que les régions qui vont servir comme grille pour les transistors.

Dans les deux étapes qui suivent les transistors de type n et les transistors de type p sont définis. Une diffusion localisée d’impuretés de type donneur telle que le phosphore, va former le drain et la source des transistors à canal n, ces régions sont appelées régions de diffusion n+. Une diffusion localisée d’impuretés de type accepteur telle que le Bore va former les régions de drain et source des transistors à canal p, ces régions sont appelées région de diffusion p+. Ces deux étapes sont faites après la formation de la grille de polysilicium pour assurer un auto-alignement des deux régions de diffusion d’un transistor.

Fig. I.5 La figure montre les différentes étapes suivies pendant un procédé de fabrication d’une technologie CMOS à caisson n. Elle donne une vue en coupe de la tranche de silicium en fabrication ainsi que le masque correspondant à chaque étape du procédé CMOS à caisson n [6].

Comme le montre la figure (I.5), les étapes précédentes ont permis de réaliser des transistors à canal p dans le caisson et des transistors de type n dans le substrat. L’étape qui suit consiste à définir les lieux où un contact sera réalisé. La couche d’oxyde est alors gravée jusqu’aux surfaces sur lesquelles sera pris un contact métallique. Cette étape est suivie par une métallisation pour former ces contacts métalliques ainsi que les pistes d’interconnexions. Le nombre de niveaux de métal diffère d’une technologie à une autre, plus il y a de niveaux de métal, plus le concepteur a de facilités pour réaliser les connections entre les composants dans le circuit intégré.

L’étape finale consiste à recouvrir le circuit d’une couche de passivation (une couche d'oxyde) et à réaliser des ouvertures pour les différents plots du circuit intégré. La couche de passivation est nécessaire puisqu’elle permet de protéger le silicium d’une contamination par des impuretés qui peuvent affecter les composants.

Par analogie avec les étapes du procédé de fabrication de la technologie CMOS à caisson n on peut déduire les étapes des procédés CMOS à caisson p ou à double caisson.

1.5.3.b. technologie BiCMOS

La technologie BiCMOS est apparue vers les années 1990. Comme elle utilise à la fois le procédé de fabrication d’une technologie bipolaire et le procédé d’une technologie CMOS,

elle permet de réaliser sur le même circuit des transistors CMOS et des transistors bipolaires [6].

La technologie BiCMOS semble être aujourd’hui pour les ASIC la technologie promoteure. Elle associe les avantages du bipolaire : rapidité et capacité de commande de courants forts et de hautes tensions et ceux du MOS : densité élevée de composants et faible consommation. Elle présente également une particularité intéressante, les profils d’impureté dans les couches peuvent être optimisés simultanément par un processus simple ne nécessitant qu’un nombre réduit de masques supplémentaires pour associer les deux technologies. Cette technologie a des avantages de performance dans les applications digitales, car la haute capacité de commande de courant du transistor bipolaire facilite considérablement la commande des charges de grandes capacités. De tels processus sont également attrayants pour les applications analogiques car ils permettent au concepteur de profiter des caractéristiques uniques des deux types de transistors [5-10-11].

La figure suivante montre une simple coupe d’un processus BiCMOS de haute performance.

 

 

I.6. Conclusion

Dans ce chapitre on a présenté la conception analogique (la conception des circuits intégrés et la Conception Assistée par Ordinateur) et Le cycle de conception de VLSI , ensuite on a présenté les circuits ASIC, leurs conception et leurs avantages, avec un petit Aperçu sur la Technologie des Semi-Conducteurs commençant par la technologie bipolaire, en suite la technologie MOS suivi de la technologie CMOS et comme cette dernière était l’origine de ce projet on a préféré étudier ses procédés de fabrication; finalement on a achevé avec la technologie BICMOS en présentant la différence entres ces technologies et leurs avantages et inconvénients.

Chapitre II

II.1. Introduction

L’objectif de ce chapitre est de donner au lecteur les théories des circuits utilisés dans notre projet.

II.2.Transistor MOS

II.2.1. La structure MOS

Une structure MOS (Métal-Oxyde-Semiconducteur) est constituée d'un substrat semi-conducteur (monocristal de Silicium) dopé recouvert d'une couche d'oxyde isolante (SiO2) sur laquelle est déposée une couche métallique appelée "grille" G :

Fig.II.1 Structure MOS [12]

Ce système est analogue à un condensateur plan et, quand une tension est appliquée entre la grille G et le substrat B, il apparaît une charge sur les deux armatures avec formation d'une zone de charge d'espace. Selon le signe et la grandeur de la tension appliquée entre la grille et le substrat, on peut obtenir différentes situations dans le semi-conducteur : accumulation ou désertion des porteurs libres à l'interface isolant-semi-conducteur ou encore inversion, c'est-à-dire création à cette interface d'une couche de porteurs minoritaires. Par conséquent, en faisant varier la tension appliquée, et donc le champ électrique perpendiculairement au plan des interfaces, on peut fortement modifier la conductivité électrique dans le semi-conducteur, au voisinage de l'interface et parallèlement à ce plan.

Par exemple pour un substrat de type p où les porteurs majoritaires sont les trous, on obtient le Comportement suivant en fonction de la tension VG appliquée entre la grille et le substrat. [12-13]

¾ Si VG < 0 : le potentiel négatif de la grille attire les trous, porteurs majoritaires du substrat de type p, près de l'interface isolant-semiconducteur où ils sont ainsi accumulés (régime d'accumulation).

¾ Si VG >0 : Le potentiel positif de la grille repousse les trous et attire les électrons. La densité des trous près de l'interface diminue, c'est le régime de déplétion.

¾ Si VG >>0 : la diminution de la densité de trous au voisinage de l'interface est telle qu'elle devient inférieure à la densité des électrons. Ceux-ci qui étaient minoritaires deviennent majoritaires, et le semi-conducteur devient localement de type n au voisinage de l'interface avec l'isolant. C'est le régime d'inversion.

Notes :

• La transition entre le régime d'accumulation et celui de déplétion n'a pas forcément lieu exactement à VG = 0.

• Le potentiel de transition entre le régime de déplétion et le régime d'inversion est un paramètre essentiel de la structure et sera noté VT.

• La grille était initialement réalisée en aluminium. Actuellement, pour des raisons de fiabilité, en particulier pour les faibles épaisseurs d'oxyde, on réalise la grille en silicium polycristallin fortement dopé et appelé polysilicium [12].

II.2.2. Le transistor N-MOS

Un transistor MOS est une structure hétérogène, à 3 ou 4 connections, dans laquelle la conductivité dans un "canal" entre deux électrodes (appelées « Source » et « Drain ») est commandée par un champ électrique créé au moyen d'une troisième électrode (appelée Grille).

Fig. II.2. Structure d'un transistor N-MOS [13]

+  +

Nous allons dans un premier temps décrire un transistor MOS de type N (N-MOS), constitué d'un substrat de type p à la surface duquel a été formée une structure MOS décrite ci-dessus, encadrée de deux zones de type n+ (fortement dopées) et constituant la Source et le Drain. Le choix d'un fort dopage pour ces zones permet d'avoir un contact métal-semiconducteur de type ohmique pour les fils de connexion. On observera que la structure est géométriquement symétrique par échange de la Source et du Drain, mais on conviendra d'appeler « Source » la région n+ de potentiel le plus bas, et « Drain » la région n+ de potentiel le plus élevé de telle sorte que VDS ≥0 [12].

Les dimensions de la structure dépendent des propriétés électriques recherchées. Les valeurs typiques sont les suivantes :

¾ Longueur L = 0,15 à 1,2 µm ¾ Largeur W = 1 à 10 µm

¾ Epaisseur d'oxyde = 0,005 à 0,1 µm (50 à 1000 Angströms) [12].

II.2.3. Fonctionnement du transistor N-MOS

Examinons le comportement du transistor N-MOS en fonction des tensions appliquées, en prenant comme référence le potentiel de la source Vs, et en supposant que le substrat est soit connecté à la source, soit à un potentiel plus négatif (VBS ≤ 0).

Nous supposerons que le dopage du substrat de type p est tel que pour VG = 0 la

structure MOS est en régime d'accumulation. Cette situation est la plus courante, et le N-MOS est alors dit à enrichissement. Nous ne traiterons pas ici des transistors MOS à déplétion qui sont plus rarement utilisés [12-13-14-15].

Lorsque VG ≤ 0, la couche de type p proche de l'isolant est en régime d'enrichissement en trous (Porteurs majoritaires), et le trajet Source-Drain est constitué de deux jonctions p – n (diodes) tête bêche. Il est donc non conducteur (aux courants de fuite près qui sont très faibles) et l'on dit alors que le transistor est bloqué [12-13-14-15].

Pour 0 ≤ VG < VT, où VT est une tension de seuil (positive pour un N-MOS), et pour

VDS nul ou faible, la couche proche de l'isolant passe progressivement en mode de déplétion,

               

Fig. II.3.Transistor N-MOS avec une zone de déplétion [13]

Pour VG > VT et VDS nul ou faible, la structure MOS est en régime d'inversion, un canal de type n se forme au voisinage de l'interface avec l'isolant et constitue un circuit conducteur entre les deux zones n+. Un courant électronique peut alors circuler de la Source vers le Drain.

Le transistor est alors dit conducteur ou passant. Il faut noter que IS = ID puisque la

Grille est isolée, et que le substrat est par hypothèse hors circuit. La valeur de ce courant commun à la Source et au Drain dépend des potentiels VGS et VDS.

Fig. II.4. Transistor N-MOS avec un canal d’inversion [13]

Tant que VGS > VT et VGD > VT (et donc pour VDS < VGS - VT), le canal s'étend sur toute la

longueur entre la Source et le Drain et se comporte comme une résistance (IS = ID ≈ VDS/R)

VG < VT  VS=0  VDS=0 VB=0  VG >VT  VS=0  VDS=0 VB=0  Zone de deplétion  + +           + +

dont la valeur R est indépendante de VDS, mais varie avec la tension de commande VGS. La

densité électronique dans le canal augmente lorsque la tension de grille augmente, et donc la conductivité du canal augmente elle aussi. On dit que le transistor est en mode résistif

[12-13-14-15].

Fig. II.5. Transistor N-MOS en mode résistif [13]

Fortes valeurs de VDS : on maintient VG fixé (VGS > VT), et on augmente VD qui se

rapproche de VG . A partir d'un certain potentiel VDsat appelé tension de pincement, la

condition VGD > VT ne sera plus satisfaite, il n'y aura plus d'inversion de population au

voisinage du Drain, et l'épaisseur du canal sera localement réduite à zéro. Au-delà de cette tension de pincement, le point de pincement se déplace vers la Source de sorte que la tension VDsat apparaît appliquée aux extrémités d'un canal dont la longueur est diminuée de ∆L,

l'excédent de tension (VD – VDsat) étant chuté dans une zone désertée (diode en inverse de

Fig. II.6. Transistor N-MOS en mode saturé [13]

La présence de cette zone désertée en serie avec le canal conducteur ne diminue pas le courant car les électrons qui parviennent au point de pincement sont aspirés par le fort champ électrique pour être injectés dans le Drain. Dans la mesure où ∆L << L, le courant ID est

principalement déterminé par la conductivité du canal et la différence de potentiel VDsat, et ce

courant reste approximativement constant lorsque VD excède VDsat. Le transistor est en mode

saturé [12-13-14-15].

II.2.4. Caractéristiques courant-tension du transistor N-MOS

Comme indiqué précédemment, le transistor MOS est principalement utilisé pour ses propriétés de transconductance (source de courant commandée par une tension) : on s’intéressera donc surtout aux caractéristiques du dipôle Drain-Source et à sa dépendance en fonction de la tension de Grille. La description quantitative du transistor N-MOS peut être plus ou moins précise en fonction de la complexité de la modélisation utilisée, et pour une description, une modélisation simple est suffisante. Elle fournit le courant de Drain ID = IS

dans les divers modes de fonctionnement que nous venons de voir par les relations suivantes [12-13-14-15] :

a) V p_GS V_T Transistor bloqué :  I_D =0             (II.1)

    b) V_GS fV_T et V_GD fV_T ⇔V_DS pV_GS −V_T Mode << résistif>> 

(

)

_⎥⎦⎤ ⎢⎣ ⎡ _{− −} = 2 2 1 DS DS T GS OX n D V V V V L W C I µ            (II.2)  c) V_GS fV_T et V_GD pV_T ⇔V_DS fV_GS −V_T Mode << saturé>> VG >VT  VDS>VDsat  ∆L  VB=0  + +

(

)

2 2 1 T GS OX n D V V L W C I = µ −            (II.3)

==> La frontière entre le mode résistif et le mode saturé est donnée par la relation :

2 2 1 _{D n OX DS} T GD V L W C I V V = ⇔ = µ            (II.4)

Où : W et L sont la largeur et la longueur du canal;

µn est la mobilité des électrons (porteurs majoritaires du canal n); Cox est la capacité par unité de surface de la capacité MOS;

Cox = εox / tox où εox est la permittivité de l'oxyde et tox son épaisseur. On définit ainsi les paramètres de transconductance :

L W C k C k ox n n ox n n µ µ = = '               (II.5)

Les courbes caractéristiques courant-tension ont ainsi l'allure suivante [13] :

Fig. II.6. Caractéristique courant-tension d'un transistor N-MOS [13]

II.2.5. Transistor P-MOS

D'une façon similaire au transistor N-MOS, on peut construire un transistor P-MOS en remplaçant toutes les zones "p" par des zones "n" et vice-versa.

On nommera Source la zone p+ de potentiel le plus élevé, ce qui donnera VDS ≤ 0.

La conduction se fera par un canal de type p où les porteurs majoritaires sont les trous, et le courant de trous ira de la Source au Drain [13].

La tension de seuil VT est négative, la zone intéressante de fonctionnement sera donc pour VGS ≤0 On obtient également 3 modes de fonctionnement pour le transistor P-MOS :

a) V f_GS V_T Transistor bloqué :  I_D =0              (II.6)  b) VGS pVT et VGD pVT ⇔VDS fVGS −VT Mode << résistif>> 

(

)

_⎥⎦⎤ ⎢⎣ ⎡ _{− −} = 2 2 1 DS DS T GS OX p D V V V V L W C I µ                 (II.7)   c) VGS pVT et VGD fVT ⇔VDS pVGS −VT    Mode << saturé>> 

(

)

2 2 1 T GS OX p D V V L W C I = µ −            (II.8) 

==> La frontière entre le mode résistif et le mode saturé est donnée par la relation :

2 2 1 _{D p OX DS} T GD V L W C I V V = ⇔ = µ         (II.9) 

où : W et L sont la largeur et la longueur du canal;

µp est la mobilité des trous (porteurs majoritaires du canal p); Cox est la capacité par unité de surface de la capacité MOS;

Cox = εox / tox où εox est la permittivité de l'oxyde et tox son épaisseur. On définit ainsi les paramètres de transconductance :

L W C k C k ox p p ox p p µ µ = = '         (II.10)

A cause de la mobilité plus faible des trous, la transconductance des P-MOS est, à géométrie égale, plus faible que celle des N-MOS, ils sont moins bons conducteurs du courant [13].

II.3. Les miroirs de courant

Dans la conception analogique, le miroir de courant se prête bien à une analyse détaillée. Cette cellule, très récurrente, détermine les caractéristiques de nombreuses fonctions

analogiques complexes. De plus, elle permet de transférer rapidement des courants sur des impédances faibles ou de réaliser du gain en gardant une large dynamique de fonctionnement. Ces atouts la destinent à de nombreuses utilisations.

II.3.1. Principe

Un miroir de courant permet de recopier un courant d'entrée Iin en un courant de sortie

Iout affecté d'un facteur de pondération k.

Dans une fonction analogique, un miroir de courant s'utilise pour permettre la polarisation d'un étage, réaliser du gain (charge active) ou transférer un courant (convoyeur de courant) [3].

 

 

Fig.II.7. Le schéma de principe d’un miroir de courant

 

II.3.2.Caractéristiques

Pour être performant, un miroir de courant doit posséder les caractéristiques suivantes: ¾ Une faible tension de déchet en entrée.

¾ Une faible impédance dynamique d'entrée.

¾ Une forte impédance de sortie (générateur de courant).

Ces caractéristiques sont résumées par les macromodèles suivants: [3]  

 

II.3.3.Réalisation

Le courant d'entrée crée une tension Vin en traversant un transistor. Cette tension, appliquée au transistor de sortie, génère un courant égal au courant d'entrée. La mise en parallèle de plusieurs transistors de sortie permet de fixer le gain en courant k [16].

II.4. Les miroirs de courant en technologie CMOS

II.4.1. Le montage de base

 

 

Fig.II.9. Un miroir de courant simple [3] Régime statique (régime saturé):

Vin = VGS             (II-11)  in out in out V λ λ . V I I . 1 1 + + =            _(II-12)  Régime dynamique: m g 1 Ze=                 (II-13)   r_out = r_o, M2 =  out

I

.

λ

1

                  (II-14)        

Contrairement aux montages bipolaires, l'équation de transfert statique ne fait plus apparaître de terme d'erreur statique. En effet, l'impédance d'entrée étant purement capacitive, il n'existe pas de courants parasites de grille (en régime statique). On remarque que, comme pour les miroirs bipolaires, le coefficient de transfert en courant fait intervenir les niveaux d'entrée (V_in) et de sortie (V_out). Le gain en courant égale l'unité uniquement lorsque V_in= V_out.

Dans le cas où l'on désire un gain en courant différent de l'unité, on modifie la géométrie des transistors MOS et il vient la relation [3]:

1 1 2 2 /L W /L W I I in out =                       _(II-15)  L'impédance de sortie de tels miroirs égale l'impédance de sortie du transistor M2 à savoir:   rout = ro, M2 = out I . λ 1                         _(II-16) 

Commeλ ∝ 1 , on peut augmenter L pour augmenter r_{L out}. Malheureusement, agir sur

L dans ce sens dégrade les performances fréquentielles du miroir de courant. En effet, à partir

du schéma équivalent petit signal présenté ci-dessous, on détermine la fonction de transfert dynamique: 

 

Fig.II.10. Le schéma équivalent petits signaux [3]

p g . C i i m GS in out ⋅ + = 2 1 1                    (II-17)   D’où:  2 2 2 T GS m c f C π . g f = =                   (II-18) 

Augmenter L pour augmenter l'impédance de sortie, diminue la valeur de g_m ce qui se traduit par une diminution de la fréquence de coupure f_c du miroir de courant. A partir des équations simplifiées du transistor MOS, on calcule la tension minimale V_{out min} assurant un fonctionnement correct du montage (M2 saturé). On écrit:

I WL c µ V V ox DSsat out = = ⋅ ⋅ 0 0 min 2                   (II-19) 

On observe que ce niveau augmente lorsque le courant de polarisation statique augmente ou lorsque L augmente.

Il est intéressant de calculer le rapport

min

out c

V ω

où ω_c représente la pulsation de coupure du miroir de courant ω_c = 2π.f_c. En effet, il vient:

L µ V ω out c 2 0 min 4 3⋅ =                   (II-20) 

II.4.2. Le montage cascode

Pour permettre aux transistors M1 et M2, réalisant la fonction miroir de courant (figure II.7), de travailler dans les meilleures conditions (VDS, M1 = VDS, M2), il est intéressant

de cascader deux miroirs élémentaires. Les transistors M3 et M4 en configuration de grille commune servent comme des suiveurs de courant [16].

 

  Fig.II.11. Le montage cascode [16]

 

Le coefficient de transfert statique devient alors indépendant des niveaux d'entrée et de sortie. 1 I I in out ≈                      (II-21)  L'impédance dynamique de sortie est donnée par:  rout = (gm4 . ro2) . ro4                  (II-22) 

II.4.3. Le montage WILSON

Le montage Wilson MOS ne propose aucune amélioration significative par rapport au montage cascode. Pourtant, le fonctionnement en est différent. En effet, le montage cascode assure un fonctionnement continu lorsque le niveau de sortie V_out varie de 0 à V_{out max}. Par contre, dans le montage Wilson le transistor M2 est bloqué lorsque V_out < V_{T, M2}. Ce point apparaît comme un inconvénient dans la conception d'une cellule analogique (exp: un amplificateur opérationnel) qui peut être amené à fonctionner dans la zone de saturation.

On retrouve dans cette configuration les mêmes équations que pour le montage cascode [16]. 1 I I in out _≈                   (II-23)  r_out = (g_m4 . r_o2) . r_o4                  (II-24)     

Fig. II.12. Le montage WILSON [3]

II.5. L’amplificateur opérationnel

II.5.1.

Historique 

On doit le terme d'amplificateur opérationnel (Operational Amplifier en anglais) à John R. Ragazzini en 1947 [17-18]. Les amplificateurs opérationnels ont été initialement développés à l'ère des tubes électroniques, ils étaient alors utilisés dans les calculateurs analogiques. Actuellement, les amplificateurs opérationnels sont disponibles sous forme de circuits intégrés, bien que des versions sous forme de composants discrets soient utilisées pour des applications spécifiques.

II.5.2. Amplificateur opérationnel idéal

Fig. II.13. Schémas d’un Amplificateur opérationnel idéal [19]

L’amplificateur opérationnel idéal est un système linéaire à deux entrée et une sortie amplifiant infiniment la différence des signaux d’entrée et rejetant parfaitement leur somme (mode commun).

A_vd

= ∞ ⇒

Vind

=

ε

= 0

D’autre part, ses impédances d’entrée (de mode commun Zinc et de mode différentiel Zind) sont infinies; son impédance de sortie est nulle.

1) Comme tout système linéaire réel, l’amplificateur opérationnel travaille autour d’un point de polarisation. En général, il est alimenté de manière symétrique (+VDD, -VDD)

de telle sorte que son point de polarisation en sortie, VOUT0, soit nul. De même pour les

entrées positive et négative, «elles varient autour de 0V».

2) Comme tout système réel, l’amplificateur est limité par des phénomènes larges signaux (l’amplificateur ne répond plus de manière linéaire) et par sa bande passante (réponse de l’amplificateur en petits signaux) [19].

II.5.3. Amplificateur opérationnel réel

II.5.3.a. Caractéristiques larges signaux

¾ Dynamique d’entrée en mode commun

La dynamique d’entrée en mode commun est définie comme la gamme de tension vINC

l’amplificateur opérationnel ne soient notablement dégradées. En particulier, le gain différentiel doit rester très élevé (infini) et le gain de mode commun rester très faible (nul). N.B.: En particulier, le mode commun est rejeté sur toute la dynamique d’entrée en mode commun [19].

¾ Dynamique de sortie

A l’instar de la dynamique d’entrée en mode commun, la dynamique de sortie est définie comme la gamme de tension sur laquelle la sortie peut varier sans que les caractéristiques de l’amplificateur opérationnel ne soient notablement dégradées. En particulier, le gain différentiel doit rester élevé.

¾ Caractéristique de transfert – Offset

Fig.II.14. Caractéristique de transfert – Offset [19]

II.5.3.b.Caractéristiques petits signaux

¾ Impédances d’entrée - Impédances de sortie

L’amplificateur comportant deux nœuds à l’entrée et un nœud à la sortie, les impédances peuvent être définies comme suit :

Fig. II.15. Schémas d’un Amplificateur opérationnel réel [19] L’impédance d’entrée en mode commun vaut alors :

(II-25)

¾ Marge de phase :

Plutôt que de travailler avec le coefficient d’amortissement , le concepteur de CI préfère travailler avec la marge de phase (du système en boucle ouverte!).

Définition :

La marge de phase d’un système correspond au déphasage supplémentaire négatif qu’il faut ajouter au signal de sortie pour qu’il présente un déphasage de -180o à la fréquence unitaire (fréquence pour laquelle le gain vaut 1 ou 0dB) [19].

¾ Taux de réjection du mode commun - CMRR

Il est défini par le rapport du gain en mode différentiel sur le gain en mode commun.

Fig. II.16. Amplificateur non inverseur [19]

Dans un montage amplificateur non inverseur, le CMRR dégrade la précision du gain d’amplification.

Dans un montage inverseur, le mode commun est nul et n’influe donc pas sur le gain du système. [19]

¾ Taux de réjection de l’alimentation - PSRR

On définit le PSRR comme le rapport du gain entre la sortie et l’alimentation sur le gain différentiel. Si l’amplificateur est alimenté par deux tensions symétriques, VDD et VSS, on définit deux PSRR [19] :

(II-27)

II.6. La structure "rail à rail"

La structure (rail à rail) est une exigence importante dans les amplificateurs opérationnels pour certaines applications. La méthode la plus commune pour la mise en œuvre de la plus grande gamme est d’utiliser deux paires différentielles complémentaires. Il s'agit d'une structure composée de deux paires différentielles NMOS et PMOS reliés en parallèle, cette dernière atteint l’opération "rail to rail" mais, elle produit des variations de la transconductance sur la gamme d'entrée en mode commun qui s’oppose à la conception d'un amplificateur opérationnel optimale [20].

II.6.1. Opération

"

Rail to Rail

"

L'amplificateur opérationnel est un module de circuit qui peut être employé dans plusieurs applications.

Cependant, il y a seulement deux configurations principales: inverseur et non inverseur, qui sont montrées sur la Figure (II.17).

Chacun de ces configurations seront analysées afin de déterminer les conditions d'entrée en mode commun [20].

Fig. II.17. Schémas des amplificateurs opérationnels (a) inverseur (b) non inverseur [20]

II.6.2. Étage d’entrée

En technologie CMOS l'amplificateur différentiel peut être réalisé en utilisant deux paire différentiel PMOS ou de NMOS.

Il y a plusieurs critères qui déterminent quelle paire différentielle sera employée [20]. Un critère qui est considéré en faisant le choix est la gamme d'entrée du mode commun. Pour analyser la gamme d'entrée du mode commun de l'étage différentielle d'entrée de NMOS, un diagramme simplifié sera employé comme il est représenté sur la figure (II.18).

Plusieurs modifications sont faites à la paire différentielle simple dans l'exécution réelle telle que les charges et les cascodes actifs. La gamme s'étend de l’alimentation positive Vgs,n+VDsat,b au-dessus de l'alimentation négative.

Cette tension minimum est nécessaire pour maintenir la paire différentielle de NMOS et le courant de saturation [20].

Fig. II.18. Gamme d'entrée du mode commune de la paire différentielle de NMOS [20] Une analyse semblable peut être effectuée pour la paire différentielle de PMOS comme il est montré sur la figure (II.19).

La gamme s'étend de l'alimentation positive Vgs,n+VDsat,b au-dessous de l'alimentation

négative, Cette tension minimum est nécessaire pour garder la paire différentielle de PMOS et le courant de saturation.

La paire différentielle simple ne peut pas balayer toute la gamme d’entrée en mode commun et pour cela on utilise une paire différentielle NMOS et PMOS simultanément.

La paire différentielle composée résultante s'appelle la paire différentielle complémentaire et elle est montrée sur la figure (II.20) [20].

Fig II.20. Gamme d'entrée du mode commune de la paire différentielle complémentaire [20] Pour la basse entrée du mode commun, la paire différentielle de PMOS est dans la saturation et le NMOS est éteint, par contre la paire différentielle de NMOS est dans la saturation et le PMOS est éteint pour l'entrée élevée du mode commun.

Par conséquent, la paire différentielle complémentaire fonctionne sur toute la gamme. Il convient que pour l'entrée du mode commun dans la région centrale les deux paires fonctionnent, ceci aura un effet significatif sur l'exécution du circuit. Pour comprendre l'effet, nous étudierons comment la transconductance de chaque paire et de la paire complémentaire change avec le signal d'entré du mode commun.

La courbe de la figure (II.21) représente la variation de la transconductance par rapport au mode commun [20].

Fig. II.21 Transconductance de la paire NMOS en fonction de l’entrée du mode commun [20] La courbe de la transconductance de la paire PMOS en fonction de l’entrée du mode commun est représentée sur la figure (II.22).

Fig. II.22 Transconductance de la paire PMOS en fonction de l’entrée du mode commun [20] Nous voyons que la transconductance de chaque paire est presque constante au-dessus de son intervalle de fonctionnement.

La combinaison de ces deux graphes donne une courbe qui représente la transconductance en fonction de l’entre du mode commun de la paire différentielle complémentaire comme il est montré sur la Figure (II.23) [19].

Fig. II.23. Transconductance de la paire complémentaire en fonction de l’entrée du mode commun [20]

II.7. Conclusion

Ce chapitre a était consacré à l'étude théorique détaillée du transistor MOS et les différents montages des miroirs de courant puis l’étude des amplificateurs opérationnels et finalement l’étude de la structure rail to rail.

Chapitre III

III.1. Introduction

Dans ce chapitre nous allons développer la conception des différents étages et nous présenterons les schémas et les simulations des différents blocs qui constituent notre projet. Nous commençons par le distributeur de courant ensuite le multiplexeur et on termine par le driver de tension.

III.2. Cahier de charge

Ce travail est consacré a la conception et l’implantation d’une chaîne d’acquisition analogique pour un ADC 10 bits, avec la technologie CMOS 0.25µm, cette chaîne doit piloter des données analogiques sur 16 canaux dans les conditions suivantes :

 

   

Tableau III.1. Conditions de travail de notre chaine d’acquisition

         

Paramètre Unit max Typ Min

Voltage supply V 5.5 5 4.5

température °C 105 27 -20

Minimum input mV <30

Maximum input mV >Vdd-30

Max NL ERROR mV <2.5

Max power consummation uW <200

                             

Fig. III.1. Schéma synoptique de la chaine d’acquisition

Notre chaîne d’acquisition est constituée des blocs suivants. ¾ Distributeur de courant.

¾ Multiplexeur analogique 16 entrées avec éliminateur de bruit. ¾ Driver de tension contrôlée.

La conception de ces blocs va être présentée ultérieurement.

III.3. Distributeur de courant

III.3.1. Schéma de test

La figure (III.1) représente un schéma de test d’un distributeur de courant qui sert à polarisé les différents transistors de notre circuit et il est constitué de :

¾ 6 entrées et 7 sorties :- Les 3 sorties (ibias1_lv, ibias2_lv, ibias3_lv) servent à polarisé les circuits a basse tension (2.5V) et les 4 restantes pour la polarisation des circuits à haute tension (5V).

¾ vdd5 : tension d’alimentation de 5 V, ¾ vdd : tension d’alimentation de 2.5V ¾ vss : la masse.

¾ I1 : source de courant.

¾ vdc, vsupp, vsupp_l : des sources de tensions.

   

   

III.3.2 Architecture interne

Le distributeur de courant est constitué de :

¾ Une chaîne de commande : sert à activer et désactiver les miroirs de courants. ¾ Miroir de courant type N

¾ Miroir de courant type P                                    

Fig. III.3. Architecture interne

 

 

 

VSS  10u 5u 5u M13 M9 M8 M12  M15  M5 ibias   ibias1_Iv   ibias2_Iv   ibias3_Iv   ibias1_n_ hv   pd_i  W=20μ  I=1.3 μ  Vdd 5  Vdd 5  pd_i  W=1.3μ  I=1.3 μ  W=10μ  I=6 μ  W=10μ  I=6 μ  W=10μ I=6 μ  W=10μ I=6 μ  W=10μ I=6 μ  M1  M0  M6  M7 M10  M2 W= 10 μ  I= 6  μ  M16  10u   10u   5u   10u   M3 _W=10μ I=6 μ  10u   W=15μ I=6 μ  W=3.2 μ  I=1.3 μ  W= 15 μ  I= 6  μ  W=15μ I=6 μ  W=15μ I=6 μ  Pd_n_i  Pd_i 

Pd  A  y  A  y

y y  y  A A  an a qn q 2,5 3,3/5 Vss Vss _{Pd_n_i}

III.3.2.1. chaîne de commande

La chaine de commande est constituée de deux inverseurs suivis d’un éleveur de tension et de deux autres inverseurs.

     

Fig. III.4. Chaîne de commande

¾ Si on met le point Pd à 0V on trouve à la sortie du premier inverseur un 1 logique qui est équivalent à 2.5V et qui représente l`entrée du circuit de décalage de tension, à la sortie de 1’éleveur on trouve 5V qui représente maintenant le (1) logique qui sera inversé par le premier inverseur (inv1_hv) puis sera réinversé par le dernier inverseur (inv2_hv).

  

¾ circuit de décalage de tension (level_shift)

Le circuit de décalage de tension est un composant qui sert à augmenter la tension de 2.5V jusqu`a 5V. La figure (III.5) représente le schéma électrique du circuit de décalage de tension.

Pd_i 

Pd  A  y  A  y

y y  y  A A  an a qn q 2,5 3,3/5 Vss Vss _{Pd_n_i}

 

Fig. III.5. Circuit de décalage de tension

Le principe de fonctionnement du circuit de décalage de tension est le suivant :

An=1 logique =2.5V le transistor M6 est saturé, la grille de transistor M9 =0 c.à.d. ce dernier est saturé donc qn = 1 logique = 5V.

¾ L’inverseur

La figure (III.4) représente le schéma électrique d’un inverseur composée de deux transistors NMOS et PMOS.

Si on donne à l’entrée de l’inverseur une tension de 5V le transistor PMOS (M1) sera bloqué et le transistor NMOS sera saturé c.à.d la sortie est court circuité à la masse donc la sortie est à zéro.

 

Fig III.6. Schéma electrique d’un inverseur

III.3.2.2. distributeur de courant

Le distributeur de courant illustré dans la figure (III.7) est constitué de deux miroirs de courant un de type n et l’autre de type p.

De la chaine de commande on a le point pd_i =0 et le point pd_n_i=1.

Alors les transistors M11 et M12 sont bloqués, les deux miroirs de courants sont en mode de fonctionnements.